Mitä eroa # 1 <= b ja <= # 1 b

EDAboard.com Foorumin päävalikko -> ASIC suunnittelumenetelmiä & Tools (Digital) -> Mitä eroa # 1 <= b ja <= # 1 b

Laatijan

Viesti

tigerajs

Joined: 08 helmikuu 2006
Viestejä: 30

20 helmikuu 2006 3:17 Mitä eroa # 1 <= b ja <= # 1 b

plz auttaa we

Takaisin alkuun

Aravind

Joined: 29 kesäkuu 2004
Viestejä: 619
Auttoi: 23
Sijainti: Intia

20 helmikuu 2006 3:40 Mitä eroa # 1 <= b ja <= # 1 b

on peukalo sääntö u ei pitäisi käyttää = # 5 b;
u voidaan käyttää # 5 = b;
koska se estää lausunnon.
1.it Blocks b arvo 5 sekuntia ja antaa sen
2.a = b arvo tapahtuu sen jälkeen 5 sekuntia.

simillary ei jarrut lausumassaan päinvastoin
u on noudatettava <= # 5b
koska se tapa estää vastaavat lausunnot

Takaisin alkuun

jarodz

Joined: 12 maaliskuu 2005
Viestejä: 100
Auttoi: 14

20 helmikuu 2006 6:43 Mitä eroa # 1 <= b ja <= # 1 b

A # 5 = b, kun 5 aikayksikkö, simulaattori suorittaa antaa arvoa B a.
B = # 5 b, kun simulaattori toteuttaa tätä väitettä,
säilyttää nykyinen arvo b, ja sitten määrittää tämän keeped arvon kuluttua 5 aikayksikön.
Se on sama ja "<=".

Ystävällisin terveisin,
Jarod

Takaisin alkuun

nand_gates

Joined: 19 heinäkuu 2004
Viestejä: 908
Auttoi: 120

20 helmikuu 2006 8:32 Re: mitä eroa # 1 <= b ja <= # 1 b

Nämä ovat keinoja yksi malli liikenteessä ovat myöhässä ja inertialaitteet viivästyminen verilog simulaattorissa.
Jos ur ovat tuttuja VHDL saat sen!
Oletan ajassa kuin 1ns
# 1 <= b / / Tämä mallit kuljetuksen viivästyminen b ilmestyy "" jälkeen 1 ns
<= # 1 b / / Tämä mallit inertiatietoa viive "" seuraa "b" jälkeen 1 ns viive additin tämän
kaikki pulssi <1ns saa suodattaa ulos ""

PLAESE saattaa linkkiä VHDL!
http://www.gmvhdl.com/delay.htm

Takaisin alkuun

novise

Joined: 14 helmikuu 2006
Viestejä: 12

20 helmikuu 2006 16:38 Re: mitä eroa # 1 <= b ja <= # 1 b

Kun # 1 a <= b käytetään b (t) on liitetty hetkellä t 1, toisaalta, jos <= # 1b käytetään b (t 1) on osoitettu hetkellä t 1

Takaisin alkuun

rsjgs

Joined: 14 helmikuu 2006
Posts: 10

26 helmikuu 2006 19:37 Re: mitä eroa # 1 <= b ja <= # 1 b

ero on, että ensimmäisessä tapauksessa arviointi RHS tapahtuu heti, mutta assigment jälkeen 1 ns. Toisessa tapauksessa arvioinnissa on itse tehnyt sen jälkeen 1 ns

Takaisin alkuun

darylz

Joined: 24 maaliskuu 2005
Viestejä: 132
Auttoi: 4

27 helmikuu 2006 3:21 Mitä eroa # 1 <= b ja <= # 1 b

että nand_gates mainittu on ote!

Takaisin alkuun

Google
AdSenseen
Google Adsense

27 helmikuu 2006 3:21 Mainosten

Takaisin alkuun

bracketx

Joined: 11 tammikuu 2006
Viestejä: 12

28 helmikuu 2006 13:20 Mitä eroa # 1 <= b ja <= # 1 b

hehe, siellä on useita selityksiä.

Takaisin alkuun

positive_edge

Joined: 13 helmikuu 2006
Viestejä: 6

01 maaliskuu 2006 20:12 Re: mitä eroa # 1 <= b ja <= # 1 b

1)

# 1 <= b

Arviointi siirrosta on myöhässä aikataulusta valvontaa.
RHS ilmaisua arvioitu.
Tehtävä on suunniteltu eli <--- B (t 1)

2) <= # 1 b

RHS ilmaisua arvioitu.
Tehtävä on myöhässä aikataulusta valvonta ja sen on määrä lopussa jonossa.
Flow jatkuu.
<- B-simulointi t 1

Takaisin alkuun

AlexWan

Joined: 26 joulukuu 2003
Viestejä: 305
Auttoi: 6

02 maaliskuu 2006 9:44 Re: mitä eroa # 1 <= b ja <= # 1 b

1 # N <= b
Lisääminen viivästymisiä vasemmalla puolella (LHS) sekä nonblocking harjoitukset mallin monimuotoiset logiikka on virheellinen.

Koodi:

moduuli adder_t2 (CO, summa, A, B, CI);
output yhteistyötä;
output [3:0] summa;
input [3:0], B
input ci;

reg Co;
reg [3:0] summa;

aina @ (tai b tai CI)
# 12 (yhteistyötä, summa) <= a b CI;
endmodule

Jos tulo muuttuu hetkellä 15, sen jälkeen kun A, B ja CI tuotantopanosten kaikki muuttuvat ensi 9ns, tulokset päivitetään uusimpien arvojen, B ja CI. Tämä modeling tyyli saa tuotannonalan panos levittämään arvon summa ja toteuttaa tuotokset jälkeen vain 3ns sijaan tarvitaan 12ns etenemisviive.

Joten älä aseta viivästykset LHS ja nonblocking tehtävien mallin monimuotoiset logiikkaa. Tämä on huono koodaus tyyliin.

Kaikki kaverit voivat saada tarkemmin inforamtion Clifford E. Cummings papereita. [/ Code]

Takaisin alkuun

Weng

Joined: 13 tammikuu 2006
Viestejä: 32

03 maaliskuu 2006 20:01 Re: mitä eroa # 1 <= b ja <= # 1 b

Ovatko nämä esto ja nonblocking tehtävän todellisia kiertoon?

Voiko joku koodi esimerkki?

Takaisin alkuun

Vonn

Joined: 06 lokakuu 2002
Viestejä: 254
Auttoi: 2

06 maaliskuu 2006 2:25 Re: mitä eroa # 1 <= b ja <= # 1 b

että se ei ... Tässä on esimerkki:

Jos kirjoitat oman prosessissa:

= 1;
; b = a;
c = b;
nämä estäminen tehtävän = b = c = 1 ja syntyy piiri on 3 puskurit liitetty toistensa

1 --- [puskuria ]---> --- [puskuria ]---> b --- [puskuria ]---> C

mutta jos kirjoitat sen avulla ei-jarrut

muodostuva <= 1;
b <= a;
C <= b;

Tämä on Nonblocking tehtävän se tarkoittaa:
= 1
b = vanha arvo
C = vanha arvo b

ja todellinen piiri on f / f sijaan puskureita

1 --- [f / f ]---> --- [f / f ]---> b --- [f / f ]---> C

Takaisin alkuun

yuenkit

Joined: 20 tammikuu 2005
Viestejä: 110
Auttoi: 5

10 maaliskuu 2006 10:21 Re: mitä eroa # 1 <= b ja <= # 1 b

kuljetuksen viipymättä ja inertialaitteet viive

Takaisin alkuun

Weng

Joined: 13 tammikuu 2006
Viestejä: 32

14 maaliskuu 2006 3:41 Re: mitä eroa # 1 <= b ja <= # 1 b

Quote:

Ovatko nämä esto ja nonblocking tehtävän todellisia kiertoon?

Voiko joku koodi esimerkki?

Olen pahoillani, että en ole kysymykseni selväksi.

Halusin kysyä, onko nämä estää ja nonblocking tehtävät viivästyksistä todellisia piiri. Miten viiveet sekä toimeksiantojen tiivistetään, jotta piiri?

Takaisin alkuun

shiv_emf

Joined: 31 elokuu 2005
Viestejä: 641
Auttoi: 16

09 syyskuu 2006 18:18 Mitä eroa # 1 <= b ja <= # 1 b

Vonn on antanut hauska esimerkki! Voinko käyttää sitä suunnitteluun siirtää rekisteröityä? /

Takaisin alkuun

archillios

Joined: 29 kesäkuu 2005
Viestejä: 97
Auttoi: 4

12 syyskuu 2006 16:53 Re: mitä eroa # 1 <= b ja <= # 1 b

AlexWan on oikeassa, että on huono koodaus tyyliä, kun käytetään monimuotoiset logiikan mallinnus. Kiitos Alex!
Katso alla oleva koodi:

/ *
bad coding style esimerkki
* /
moduuli adder_t2 (CO, summa, A, B, CI);
output yhteistyötä;
output [3:0] summa;
input [3:0], B
input ci;

reg Co;
reg [3:0] summa;

aina @ (tai b tai CI)
# 12 (yhteistyötä, summa) <= a b CI, / / Bad kuin lohkon tehtävän viive coding style
endmodule
moduuli tb;
reg [3:0], B
reg ci;
langallinen [3:0] summa;
Wire yhteistyötä;
adder_t2 dut (. co (CO),. summa (summa),. (),. b (b),. CI (CI));
ensimmäisen
aloittaa
# 0 (a, b, ci) = (4'h1, 4'h1, 1'h0);
# 50;
# 11 (a, b, ci) = (4'h2, 4'h5, 1'h1);
# 5 (a, b, ci) = (4'he, 4'h0, 1'h1);
# 9 (a, b, ci) = (4'h5, 4'h1, 1'h0);
# 50;
$ näyttö ( "hyvää yötä");
$ stop;

loppu
endmodule
/////////////////////////////////////////
odottamattomia ongelmia nähdään.

jälkeen A / B / CI on muuttunut, (yhteistyötä, summa) <= a b CI, on suunniteltu 12 aikayksikköä myöhemmin, ennen kuin aika on tullut, muutoksista / b / CI tulee voimaan ( co, summa), joten viive ei ole # 12.

Takaisin alkuun