elektroniikka foorumi

Säännöt | Uusimmat viestit | aihe RSS | Haku | Rekisteröidy | Kirjaudu sisään

luoda viitteitä verilog


Post new topic Reply to topic EDAboard.com Foorumin päävalikko -> ASIC suunnittelumenetelmiä & Tools (Digital) -> luodaan viitteitä verilog
Laatijan Viesti
r_p_sanna



Joined: 18 lokakuu 2004
Viestejä: 69


Post 19 maaliskuu 2006 18:38

luoda viitteitä verilog


Hei,
Onko niin voin luoda viitteitä tai liittyvät luettelot verilog? mielestäni VHDL avulla luodaan tietoa, joka mielestäni vastaa viitteitä C tuotantopanokset ovat tervetulleita.
Takaisin alkuun
stevepre



Joined: 10 toukokuu 2001
Viestejä: 92


Post 20 maaliskuu 2006 9:57

Re: Creating viitteitä verilog


VHDL: n levy ei ole osoitin. Se on vain tietorakenne, jossa yhdistyvät muu tietotyyppejä yhdeksi.

ei. verilog ei tarjoa tällaista mahdollisuutta, jos käytät järjestelmän verilog.
Takaisin alkuun
yaseen1



Joined: 20 toukokuu 2006
Viestejä: 49


Post 31 tammikuu 2007 23:00

Re: Creating viitteitä verilog


Se ei ole mahdollista luoda liittyvät luettelot verilog.
Takaisin alkuun
Google
AdSenseen
Google Adsense




Post 31 tammikuu 2007 23:00

Mainosten




Takaisin alkuun
aji_vlsi



Joined: 10 syyskuu 2004
Viestejä: 640
Auttoi: 72
Sijainti: Bangalore, Intia


Post 01 helmikuu 2007 5:36

Re: Creating viitteitä verilog


yaseen1 kirjoitti:
Se ei ole mahdollista luoda liittyvät luettelot verilog.


No, sinun * ei * malliin liittyy luettelo, vaikka se on mukava 2 kuukauden työharjoittelussa projektin ehkä. Sopi on helpompaa VHDL ja vielä enemmän SV.

Ajeetha, CVC
www.noveldv.com
Takaisin alkuun
Arabiankielinen toisinto Bulgarian versio Katalaani versio Tšekin versio Tanskan versio Saksankielinen toisinto Kreikankielinen toisinto Englanti versio Espanjankielinen toisinto Suomalainen versio Ranskankielinen versio Hindi versio Kroatian versio Indonesian versio Italian version Heprea versio Japanin versio Korean version Liettualaisen versio Latvian versio Hollanninkielinen versio Norja versio Polish version Portugalink version Romanian versio Venäjänkielinen versio Slovak version Slovenian versio Serbian version Ruotsinkielinen versio Tagalog version Ukrainan versio Vietnam versio Kiinalainen versio
Post new topic Reply to topic EDAboard.com Foorumin päävalikko -> ASIC suunnittelumenetelmiä & Tools (Digital) -> luodaan viitteitä verilog
Sivu 1 / 1

subj

text

Kaikki ajat ovat GMT 1 tunti
Samankaltaisia aiheita:
Viitteitä verilog??? (4)
FIFO viitteitä - Kyllä vain harmaa koodi viitteitä käytetään??? (5)
luoda kaavioita ja poljento kanssa verilog (3)
Osoittimet (7)
Funktio-osoittimia C (9)
viitteitä MATLAB? (1)
Understanding viitteitä C (3)
C-kieli - viitteitä toiminnot (4)
Viitteitä struct tehtävän (1)
[C] Mitä viitteitä kuten *** tarkoittaa? (3)


Väärinkäyttöä | | Administrator | | valvojat | | Tue meitä | | sivukartta
topic RSS