Säännöt | Recent posts | aihe RSS | Haku | Rekisteröidy | Kirjaudu

CPU @ RTL Design - Verilog (täydellinen dokumentaatio)

	EDAboard.com Forum Index -> PLD, SPLD, GAL, CPLD, FPGA Design -> CPU @ RTL Design - Verilog (täydellinen dokumentaatio)

Laatija

Viesti

yahootew3000

Liittynyt: 20 elokuu 2007
Posts: 26

14 marraskuu 2007 4:50 CPU @ RTL Design - Verilog (täydellinen dokumentaatio)
tags: prosessori RTL suunnittelu CPU RTL

Introduction to the Design CPU käyttäen RTL lähestymistavan.
Tämä suoritin on yksinkertainen 8-bittinen prosessori on 8-bittinen osoite bussilla. Arkkitehtuuri perustuu akulla perustuva suunnittelu. Käsky on asetettu ryhmitellä muutamaan luokkaan, jotka on esitetty alla:

1. Tiedot manipulointia
a. ADD X Lisää arvo muistissa varaajan.
b. SUB X Vähennetään arvo muistissa varaajan.
c. XOR X Exclusive-tai loogisen operaation arvo muistissa varaajan.
d. JA X suorittavat ja loogisen operaation arvo muistissa varaajan.
e. ADR Lisää rekistereiden välillä.

2. Tiedonsiirto
a. MVĮ Siirrä välittömästi tietoja määrättyyn rekisteriin.
b. MVD Siirrä määritelty muistia tietojen määrättyyn rekisteriin.
c. MOV Siirrä tiedot rekistereiden välillä.
d. LDA X Lataa muistiin tiedot varaajan.
e. STA X Lataa akkuja-muistille tietoja.

3. OHJELMA
a. BRN X Branch jos arvo akku on negatiivinen.
b. JMP X Loikkaa tiettyyn osoitteeseen.

6. Shifting
a. SHR Vaihto yksi vähän rekisterin oikealle.
b. SHL Vaihto yksi vähän rekisterin vasemmalle.

5. Miscellaneous
a. HALT Pysy mitään toimintaa.
b. NOP o, kunnes seuraava ohje.

Mallia käyttäen Λltera Quαrtus II 7.2

Anteeksi, mutta sinun on kirjautumistunnuksen nähdäksesi tämän liitäntävaatimuksia

Last edited by yahootew3000 16. joulukuu 2007 12:44, muokattu 1 kertaa yhteensä

yahootew3000

Liittynyt: 20 elokuu 2007
Posts: 26

16 joulukuu 2007 12:23 CPU @ RTL Design - Verilog (täydellinen dokumentaatio)

Eiffel.Z

Liittynyt: 07 joulukuu 2007
Posts: 14
Paikka: Kiina

17 joulukuu 2007 11:32 CPU @ RTL Design - Verilog (täydellinen dokumentaatio)

yahootew3000
Anteeksi, minulla ei ole tarpeeksi kohta ladata tiedostoja. niin voit mail näitä tiedostoja minulle? Kiitos paljon!
E-mail: yikoulian2001 (at) 126.com

ystävällisin terveisin
Eiffel

master_picengineer

Liittynyt: 03 Sep 2007
Posts: 1050
Auttanut: 62

18 joulukuu 2007 11:01 CPU @ RTL Design - Verilog (täydellinen dokumentaatio)

Kyllä, tämä on liian kallis. Ole hyvä ja jaa se Rapid jakaa.
Kiitos.

echo47

Liittynyt: 07 huhtikuu 2002
Posts: 4206
Auttanut: 566

18 joulukuu 2007 11:14 CPU @ RTL Design - Verilog (täydellinen dokumentaatio)

Kaikki liitetyt tiedostot kopioidaan vapaan peili palvelimen noin kerran kuukaudessa, joten sen pitäisi tapahtua pian.
Sitten voit ladata ilmaiseksi peili ilman mitään asiaa.

yahootew3000

Liittynyt: 20 elokuu 2007
Posts: 26

18 joulukuu 2007 17:47 CPU @ RTL Design - Verilog (täydellinen dokumentaatio)

master_picengineer wrote:

Kyllä, tämä on liian kallis. Ole hyvä ja jaa se Rapid jakaa.
Kiitos.

Voit halutessasi ladata dokumentaation sijasta. Koodit ovat samoin. The Verilog tiedostot ovat sinulle sopii

Lisätty jälkeen 3 minuuttia:

Olen sisällyttänyt WinRAR-muodossa, se on vähemmän kooltaan verrattuna WinZip muodossa. Molemmat ovat samoja.

RegUser_2

Liittynyt: 24 joulukuu 2001
Posts: 231
Auttanut: 2

24 joulukuu 2007 21:19 Re: CPU @ RTL Design - Verilog (täydellinen dokumentaatio)
tags: pacoblaze 16-bittinen maco8

Lisämaksusta esimerkkejä CPU mallien FPGA, joista voi katsoa opencores.org (eri RISC suunnittelee ja suosittu PIC ja AVR CPU sydämiä, mikä tekee niistä erittäin houkutteleva, koska ohjelmiston kehitys sviittiä on jo olemassa).

Sitten jotkut voi myös katsoa, että virtapiiriin CELLAR artikkeleita (eli kysymys 116 maaliskuu 2000 rakentaminen RISC System on FPGA jossa kaikki kammottava tarina kehittää sekä 16-bittinen RISC-ja mukauttamalla retrgetable LCC kääntäjä on kuvattu ja lähdekoodi on annettu) .

Molemmat Xilinx ja Säleikkö tarjota ilmainen optimoitu 8-bittinen suoritin porausnäytteet lähteistä (PICOBLAZE ja MACO8). PICOBLAZE kuvaus ovat koko verkkoon, ja siellä on käynnissä PACOBLAZE hankkeita, joilla lisätään eri perifery asian ytimeen ja tekee siitä vähemmän myyjä riippuvainen.

Eiffel.Z

Liittynyt: 07 joulukuu 2007
Posts: 14
Paikka: Kiina

28 joulukuu 2007 8:03 CPU @ RTL Design - Verilog (täydellinen dokumentaatio)

yahootew3000
Hei, veli. Minulla on kysymys, kun simuloida koodistasi antanut minulle. Omat työkalut on QII 5,0 ja RAM ipcore siirtää tulos ei ole sama kuin asiakirjan mainittu. Kun lukea RAM, Data muistia voidaan vaikuttaa seuraavan reunan kello on joitakin ongelmia.
ja viittaan RAM Megafunction User Guide @ ltera verkkosivuilla. Varsinainen työ-toiminta on minun simuloida asema, niin miten saat asiakirja tulos?

Johnson

Liittynyt: 04 lokakuu 2004
Posts: 724
Auttanut: 22

28 joulukuu 2007 17:27 CPU @ RTL Design - Verilog (täydellinen dokumentaatio)
tags: pacoblaze 16-bittinen maco8

"Molemmat Xilinx ja Säleikkö tarjota ilmainen optimoitu 8-bittinen suoritin porausnäytteet lähteistä (PICOBLAZE ja MACO8). PICOBLAZE kuvaus ovat koko verkkoon, ja siellä on käynnissä PACOBLAZE hankkeita, joilla lisätään eri perifery asian ytimeen ja tekee siitä vähemmän myyjä"

Ne eivät anna sinulle tärkein lähdekoodia, joten ei voi muuttaa niitä.

8-bittinen osoite on hyvin lyhyt osoite tilaa, voit vaihtaa sen 16-bittinen?

Perusteella, mikä prosessori tämä on suunniteltu? On myös se RISC yhden?

RegUser_2

Liittynyt: 24 joulukuu 2001
Posts: 231
Auttanut: 2

29 joulukuu 2007 1:59 Re: CPU @ RTL Design - Verilog (täydellinen dokumentaatio)
tags: pacoblaze 16-bittinen maco8

Johnson kirjoitti:

"Molemmat Xilinx ja Säleikkö tarjota ilmainen optimoitu 8-bittinen suoritin porausnäytteet lähteistä (PICOBLAZE ja MACO8). PICOBLAZE kuvaus ovat koko verkkoon, ja siellä on käynnissä PACOBLAZE hankkeita, joilla lisätään eri perifery asian ytimeen ja tekee siitä vähemmän myyjä"

Ne eivät anna sinulle tärkein lähdekoodia, joten ei voi muuttaa niitä.

8-bittinen osoite on hyvin lyhyt osoite tilaa, voit vaihtaa sen 16-bittinen?

Perusteella, mikä prosessori tämä on suunniteltu? On myös se RISC yhden?

Kaikki niistä ovat RISC, ne kaikki sisältävät lähdekoodia (optimoitu FPGA perheet)

PACOBLAZE on vähemmän optimoitu mutta useampia yleispalvelun

http://bleyer.org/pacoblaze/

Johnson

Liittynyt: 04 lokakuu 2004
Posts: 724
Auttanut: 22

29 joulukuu 2007 9:23 CPU @ RTL Design - Verilog (täydellinen dokumentaatio)

Entä IDE-ja kääntäjän suuport? Onko kokoonpanijalle mukana?

Salma ali Bakr

Liittynyt: 27 tammikuu 2006
Posts: 960
Auttanut: 80

29 joulukuu 2007 10:35 Re: CPU @ RTL Design - Verilog (täydellinen dokumentaatio)
tags: pacoblaze 16-bittinen Verilog CPU design picoblaze Verilog maco8 CPU suunnittelun Verilog suunnittelu CPU koodi Verilog prosessori Verilog suunnittelu

RegUser_2 wrote:

Johnson kirjoitti:

"Molemmat Xilinx ja Säleikkö tarjota ilmainen optimoitu 8-bittinen suoritin porausnäytteet lähteistä (PICOBLAZE ja MACO8). PICOBLAZE kuvaus ovat koko verkkoon, ja siellä on käynnissä PACOBLAZE hankkeita, joilla lisätään eri perifery asian ytimeen ja tekee siitä vähemmän myyjä"

Ne eivät anna sinulle tärkein lähdekoodia, joten ei voi muuttaa niitä.

8-bittinen osoite on hyvin lyhyt osoite tilaa, voit vaihtaa sen 16-bittinen?

Perusteella, mikä prosessori tämä on suunniteltu? On myös se RISC yhden?

Kaikki niistä ovat RISC, ne kaikki sisältävät lähdekoodia (optimoitu FPGA perheet)

PACOBLAZE on vähemmän optimoitu mutta useampia yleispalvelun

http://bleyer.org/pacoblaze/

niin voin löytää helposti Verilog lähdekoodin picoblaze annetun netto ...?
ei vain kaaviot ..!
Onko sinulla mitään sivustoja, että käytät jo tämän ...
kiittää youuuuuu Very Happy

Very Happy

echo47

Liittynyt: 07 huhtikuu 2002
Posts: 4206
Auttanut: 566

29 joulukuu 2007 11:37 CPU @ RTL Design - Verilog (täydellinen dokumentaatio)
tags: kcpsm3 Verilog kcpsm3.vhd alas picoblaze Verilog kcpsm3.zip ladata kcpsm3.zip kcpsm3 ladata

Verilog ja VHDL lähdekoodia PicoBlaze on ladattavissa Xilinx PicoBlaze lounge. Saatat joutua rekisteriin ja sisäänkirjoittautumissivuksesi, mutta se on ilmainen. Etsi tiedostoja kcpsm3.v tai kcpsm3.vhd on ZIP-arkistossa.
http://www.xilinx.com/ipcenter/processor_central/picoblaze/member/
http://www.xilinx.com/ipcenter/processor_central/picoblaze/member/KCPSM3.zip

Kuitenkin lähdekoodi sisältää monia instantiated Xilinx floppi ja LTY primitives, joten älä odota sen olevan helppo ymmärtää tai helppokäyttöinen kuin Xilinx FPGA. Se on voitu käsi-koodattu tai käännetty jotakin muuta kieltä.

Johnson

Liittynyt: 04 lokakuu 2004
Posts: 724
Auttanut: 22

29 joulukuu 2007 15:01 Re: CPU @ RTL Design - Verilog (täydellinen dokumentaatio)
tags: kcpsm3 Verilog kcpsm3.vhd alas picoblaze Verilog kcpsm3.zip ladata kcpsm3.zip kcpsm3 ladata

echo47 wrote:

Verilog ja VHDL lähdekoodia PicoBlaze on ladattavissa Xilinx PicoBlaze lounge. Saatat joutua rekisteriin ja sisäänkirjoittautumissivuksesi, mutta se on ilmainen. Etsi tiedostoja kcpsm3.v tai kcpsm3.vhd on ZIP-arkistossa.
http://www.xilinx.com/ipcenter/processor_central/picoblaze/member/
http://www.xilinx.com/ipcenter/processor_central/picoblaze/member/KCPSM3.zip

Kuitenkin lähdekoodi sisältää monia instantiated Xilinx floppi ja LTY primitives, joten älä odota sen olevan helppo ymmärtää tai helppokäyttöinen kuin Xilinx FPGA. Se on voitu käsi-koodattu tai käännetty jotakin muuta kieltä.

The Xilinx wesite eivät anna sinulle lähdetiedostoa! Mitä voit saada vain syntesoiduista netlist etkä voi muuttaa tai muokata sitä!

echo47

Liittynyt: 07 huhtikuu 2002
Posts: 4206
Auttanut: 566

29 joulukuu 2007 15:45 CPU @ RTL Design - Verilog (täydellinen dokumentaatio)
tags: picoblaze Verilog

Sinä yrität ladata tiedoston ja HAKU sisälle? Yksi Xilinx Web-sivu jopa sanoo, "PicoBlaze varten Spartan-3 suunnittelu tiedostoja sisältää nyt lähde Verilog ja VHDL".

Koodi on LTY / floppi tasolla, joten on vaikea ymmärtää, mutta tekijän kommentit, että hän teki sen, että tavoin tarkoitukseen.

Johnson

Liittynyt: 04 lokakuu 2004
Posts: 724
Auttanut: 22

29 joulukuu 2007 17:57 CPU @ RTL Design - Verilog (täydellinen dokumentaatio)

Käytämme "Lähdekoodi" koodeihin korkean tason ja ennen synteesiä, ei "Koodia on LTY / floppi tasolla", et voi muokata sitä!

echo47

Liittynyt: 07 huhtikuu 2002
Posts: 4206
Auttanut: 566

30 joulukuu 2007 16:11 CPU @ RTL Design - Verilog (täydellinen dokumentaatio)

People sometimes write original code at the LUT/flop level, even though it's tedious work. Tämän viestin, PicoBlaze tekijä selittää hieman, miksi hän teki näin:
http://forums.xilinx.com/xlnx/board/message?board.id=PicoBlaze&message.id=68&query.id=2313 # M68

The PicoBlaze koodi on muokattavissa, mutta se ei ole hauskaa. Tässä sanomassa, esittelijä ehdottaa muokkaamalla koodin lisäämistä, mutta ei suosittele, että se ei tule olemaan helppoa:
http://forums.xilinx.com/xlnx/board/message?board.id=PicoBlaze&message.id=23&query.id=2289 # M23

RegUser_2

Liittynyt: 24 joulukuu 2001
Posts: 231
Auttanut: 2

31 joulukuu 2007 11:11 Re: CPU @ RTL Design - Verilog (täydellinen dokumentaatio)
tags: ristikkomastot FPGA mico32 mico8 c kääntäjään mico32 c kääntäjä

Lattice jakelee ilmaiseksi MICO8 ja MICO32 RISC porausnäytteet kanssa Verilog sourve koodi. MICO32 on erittäin suorituskykyinen 32-bittinen RISC-järjestelmä, joka jo siirretty muihin myyjät FPGA: n (Spartan 3). Se koodi ei ole erityinen mitään FPGA myyjän lukuun ottamatta Lattice erityisiä JTAG ydin. Se toteuttaa toivomusluu sisäinen linja-auto, mitä on helppo sisällyttää muut avoimet sydämiä. MICO32 ovat GCC: n C-laadintavaiheesta on ohjelmistojen kehittäminen

On ARM klooneja (nnARM) ja OpenRISC (OR1200) porausnäytteet jotkut voi löytää internetistä.

Kaikki tämä yläreunassa eri porausnäytteet suosittuja PIC ja AVR 8-bittinen klooneja saatavilla myös opencores.org paikassa.

Johnson

Liittynyt: 04 lokakuu 2004
Posts: 724
Auttanut: 22

31 joulukuu 2007 16:31 CPU @ RTL Design - Verilog (täydellinen dokumentaatio)

Onko olemassa mitään yhtenäistä ohjelmistojen ja laitteistojen kehittämistä ympäristön Lattice CPU ydin?

guoshaojun

Liittynyt: 02 tammikuu 2008
Posts: 5

02 tammikuu 2008 14:32 Re: CPU @ RTL Design - Verilog (täydellinen dokumentaatio)

tämä on liian kallista. Ole hyvä ja jaa se Rapid jakaa.
Kiitos.

echo47

Liittynyt: 07 huhtikuu 2002
Posts: 4206
Auttanut: 566

03 tammikuu 2008 0:11 CPU @ RTL Design - Verilog (täydellinen dokumentaatio)

Hi guoshaojun, jos olet käsittävän RAR-tiedostojen ensimmäinen viesti, sitten klikkaa "Free Mirror" linkkejä ladata tiedostoja ilman mitään asiaa.

Atena

Liittynyt: 22 helmikuu 2007
Posts: 98
Auttanut: 5

03 tammikuu 2008 9:53 Re: CPU @ RTL Design - Verilog (täydellinen dokumentaatio)
tags: prosessori RTL suunnittelun RTL on Lda vuonna 8085 CPU RTL akulla perustuu jalostajan VHDL

yahootew3000 wrote:

Introduction to the Design CPU käyttäen RTL lähestymistavan.
Tämä suoritin on yksinkertainen 8-bittinen prosessori on 8-bittinen osoite bussilla. Arkkitehtuuri perustuu akulla perustuva suunnittelu. Käsky on asetettu ryhmitellä muutamaan luokkaan, jotka on esitetty alla:

1. Tiedot manipulointia
a. ADD X Lisää arvo muistissa varaajan.
b. SUB X Vähennetään arvo muistissa varaajan.
c. XOR X Exclusive-tai loogisen operaation arvo muistissa varaajan.
d. JA X suorittavat ja loogisen operaation arvo muistissa varaajan.
e. ADR Lisää rekistereiden välillä.

2. Tiedonsiirto
a. MVĮ Siirrä välittömästi tietoja määrättyyn rekisteriin.
b. MVD Siirrä määritelty muistia tietojen määrättyyn rekisteriin.
c. MOV Siirrä tiedot rekistereiden välillä.
d. LDA X Lataa muistiin tiedot varaajan.
e. STA X Lataa akkuja-muistille tietoja.

3. OHJELMA
a. BRN X Branch jos arvo akku on negatiivinen.
b. JMP X Loikkaa tiettyyn osoitteeseen.

6. Shifting
a. SHR Vaihto yksi vähän rekisterin oikealle.
b. SHL Vaihto yksi vähän rekisterin vasemmalle.

5. Miscellaneous
a. HALT Pysy mitään toimintaa.
b. NOP o, kunnes seuraava ohje.

Mallia käyttäen Λltera Quαrtus II 7.2

Ei varsinaisesti virhe mutta uskon, että sinulla on forgoten noin tärkeä asia. Sallikaa minun täyttääksemme tekninen niin paljon kuin voin plz, ensinnäkin meidän pitäisi myös mainita siitä, Keskeytä, esimerkiksi yksinkertainen prosessori kuten 85 voimme ei-maskable keskeytä kuten TRAP (voimme määritellä VHDL kuin loputon silmukka ilman EXIT instruction) ja tietenkin maskable keskeyttää loputon silmukka ehdollista poistua ohjausta, keskeytyspyyntölinjan lisäksi etusijalla tulisi harkita.
Toiseksi te havent mainitsi siitä alusrekisterin, niin että meillä voi olla ehdollinen hypätä instruction. With alusrekisterin on solmion Acc ... jne..
Käsite, joka CPU tai MPU on yksinkertaisesti käsite käyttäjän määrittämät tietotyypit, ja jokainen joka instruction me enter (voidaan tehdä määritellä: type opetusta) se automaattisesti tehdä yhden tai ryhmä predefine menettelyjä.
Mutta joka tapauksessa, teidän käsite on oikea, ja siitä voimme tehdä yksinkertainen CPU.

Minulla on kuitenkin kysymys siitä, että i havent tyytyväisiä oma vastaus asti nyt. Me tiedämme, että kanssa MPU (mikro-prosessori) pidämme 2 tyyppisiä ohjeita: 1. 1 byte ohje tällaisia kuten 8085 olemme MOV A, B ja aikataulun kellon aika on 4. Ja 2 Byte opetus kuten MVĮ A, # tietoja 7 vuorokauden ajan. Kysymykseni kuuluu: Miksi kanssa ins MVĮ A, # data luokiteltujen CLK sykli ei ole 8 kuten kerrannaiseen 4? Koska tarvitaan opcode varten MVĮ ja MOV ovat molemmat 1 tavu, kuten ip tietoja.
Voiko kuka tahansa Synopsys Työkalut kuin Design Compiler tai Prime Time ratkaista tämän ongelman? Jos vastaus on kyllä joku plz selittää minulle yksityiskohtaisesti? Thanks in advance.

yahootew3000

Liittynyt: 20 elokuu 2007
Posts: 26

27 tammikuu 2008 8:16 Re: CPU @ RTL Design - Verilog (täydellinen dokumentaatio)
tags: prosessori RTL suunnittelun RTL on Lda vuonna 8085 CPU RTL akulla perustuu jalostajan VHDL

Eiffel.Z wrote:

yahootew3000
Hei, veli. Minulla on kysymys, kun simuloida koodistasi antanut minulle. Omat työkalut on QII 5,0 ja RAM ipcore siirtää tulos ei ole sama kuin asiakirjan mainittu. Kun lukea RAM, Data muistia voidaan vaikuttaa seuraavan reunan kello on joitakin ongelmia.
ja viittaan RAM Megafunction User Guide @ ltera verkkosivuilla. Varsinainen työ-toiminta on minun simuloida asema, niin miten saat asiakirja tulos?

Hi, i simuloitava koodeja käyttäen QII 7.1. Se ei aiheuta ongelmia minulle. Asiakirjoissa kuului koodit moduuli. I suunnitella yksinkertainen CPU kautta hierarkkinen tekniikkaa. Ehkä voit yrittää poimia joitakin moduuleja ja antaa testin Chek onko se sama kuin minun.

Lisätty jälkeen 3 minuuttia:

Atena wrote:

yahootew3000 wrote:

Introduction to the Design CPU käyttäen RTL lähestymistavan.
Tämä suoritin on yksinkertainen 8-bittinen prosessori on 8-bittinen osoite bussilla. Arkkitehtuuri perustuu akulla perustuva suunnittelu. Käsky on asetettu ryhmitellä muutamaan luokkaan, jotka on esitetty alla:

1. Tiedot manipulointia
a. ADD X Lisää arvo muistissa varaajan.
b. SUB X Vähennetään arvo muistissa varaajan.
c. XOR X Exclusive-tai loogisen operaation arvo muistissa varaajan.
d. JA X suorittavat ja loogisen operaation arvo muistissa varaajan.
e. ADR Lisää rekistereiden välillä.

2. Tiedonsiirto
a. MVĮ Siirrä välittömästi tietoja määrättyyn rekisteriin.
b. MVD Siirrä määritelty muistia tietojen määrättyyn rekisteriin.
c. MOV Siirrä tiedot rekistereiden välillä.
d. LDA X Lataa muistiin tiedot varaajan.
e. STA X Lataa akkuja-muistille tietoja.

3. OHJELMA
a. BRN X Branch jos arvo akku on negatiivinen.
b. JMP X Loikkaa tiettyyn osoitteeseen.

6. Shifting
a. SHR Vaihto yksi vähän rekisterin oikealle.
b. SHL Vaihto yksi vähän rekisterin vasemmalle.

5. Miscellaneous
a. HALT Pysy mitään toimintaa.
b. NOP o, kunnes seuraava ohje.

Mallia käyttäen Λltera Quαrtus II 7.2

Ei varsinaisesti virhe mutta uskon, että sinulla on forgoten noin tärkeä asia. Sallikaa minun täyttääksemme tekninen niin paljon kuin voin plz, ensinnäkin meidän pitäisi myös mainita siitä, Keskeytä, esimerkiksi yksinkertainen prosessori kuten 85 voimme ei-maskable keskeytä kuten TRAP (voimme määritellä VHDL kuin loputon silmukka ilman EXIT instruction) ja tietenkin maskable keskeyttää loputon silmukka ehdollista poistua ohjausta, keskeytyspyyntölinjan lisäksi etusijalla tulisi harkita.
Toiseksi te havent mainitsi siitä alusrekisterin, niin että meillä voi olla ehdollinen hypätä instruction. With alusrekisterin on solmion Acc ... jne..
Käsite, joka CPU tai MPU on yksinkertaisesti käsite käyttäjän määrittämät tietotyypit, ja jokainen joka instruction me enter (voidaan tehdä määritellä: type opetusta) se automaattisesti tehdä yhden tai ryhmä predefine menettelyjä.
Mutta joka tapauksessa, teidän käsite on oikea, ja siitä voimme tehdä yksinkertainen CPU.

Minulla on kuitenkin kysymys siitä, että i havent tyytyväisiä oma vastaus asti nyt. Me tiedämme, että kanssa MPU (mikro-prosessori) pidämme 2 tyyppisiä ohjeita: 1. 1 byte ohje tällaisia kuten 8085 olemme MOV A, B ja aikataulun kellon aika on 4. Ja 2 Byte opetus kuten MVĮ A, # tietoja 7 vuorokauden ajan. Kysymykseni kuuluu: Miksi kanssa ins MVĮ A, # data luokiteltujen CLK sykli ei ole 8 kuten kerrannaiseen 4? Koska tarvitaan opcode varten MVĮ ja MOV ovat molemmat 1 tavu, kuten ip tietoja.
Voiko kuka tahansa Synopsys Työkalut kuin Design Compiler tai Prime Time ratkaista tämän ongelman? Jos vastaus on kyllä joku plz selittää minulle yksityiskohtaisesti? Thanks in advance.

Hei,
Luulen minun suunnittelu on vain introduciton on CPU suunnittelu, speficically aloittelijoille. Ole niin monimutkainen kuin 85. SO, se on tärkein toimenpide vain. Voin sanoa, että se on yksinkertaisesti ISA (Instruction Set Architecture). Missä tahansa, kiittää kommenttisi.

ashok_rudra

Liittynyt: 17 huhtikuu 2007
Posts: 5

29 tammikuu 2008 11:13 Re: CPU @ RTL Design - Verilog (täydellinen dokumentaatio)

i, joilla ei ole tarpeeksi pisteitä ladata
lähetä viesti osoitteeseen minulle: ashok_rudra (at) yahoo.com

yahootew3000

Liittynyt: 20 elokuu 2007
Posts: 26

10 helmikuu 2008 19:35 CPU @ RTL Design - Verilog (täydellinen dokumentaatio)

klikkaa vapaa peili ladata, ei pisteitä tarvitaan

EDAboard.com Forum Index -> PLD, SPLD, GAL, CPLD, FPGA Design -> CPU @ RTL Design - Verilog (täydellinen dokumentaatio)

Sivu 1 / 1

Kaikki ajat ovat GMT 2 Hours

Väärinkäyttö | | Administrator | | Moderaattorit | | Tue meitä | | sivukartta