Design 16 bit CPU kuvankäsittelyn soveltaminen

EDAboard.com Foorumin päävalikko -> PLD, SPLD, GAL, CPLD, FPGA Design -> Design 16 bit CPU kuvankäsittelyn soveltaminen

Laatijan

Viesti

N! C @

Joined: 10 elokuu 2008
Viestejä: 3

24 elokuu 2008 13:00 Design 16 bit CPU kuvankäsittelyn soveltaminen

miten kirjoittaa VHDL-koodin matriisin täytäntöönpano kuvankäsittelyä.

pls auttaa ..

kiittää u. ..

Takaisin alkuun

Google
AdSenseen
Google Adsense

24 elokuu 2008 13:00 Mainosten

Takaisin alkuun

avimit

Joined: 16 marraskuu 2005
Viestejä: 417
Auttoi: 69
Location: Fleet, UK

24 elokuu 2008 23:37 Re: Design 16 bit CPU kuvankäsittelyn soveltaminen

Ensimmäinen asia on delcare matriisia, jossa voidaan järjestää matriisi.
Sitten voit kirjoittaa toimia, joihin kuuluvat 2 esimerkiksi matriiseja panoksina, ja sitten multipies osia joukko kuin matriisissa lisääntymiseen ja palauttaa tuloksena erilaisia tuloksia.
Mutta minun täytyy varoittaa, että "tehtävä" on aina monimuotoiset täytäntöönpanoa. Käyttämällä toiminnon matto lisääntymisen, saatat päätyä massvely rinnakkaisen laitteisto, joka on melko iso.
Toinen tapa on ajatella peräkkäinen tapa kertomalla osia, ja tallentaa tulokset muistiin tai rekistereihin yksitellen. Että mitä minä olen tehnyt toteutetaan Motion Estimation algoritmi MPEG-4.
Toivottavasti se auttaa,
Kr,
Avi

Takaisin alkuun