| Laatijan | Viesti |
|---|
Pratibha md
Joined: 01 maaliskuu 2007
Viestejä: 221
Auttoi: 148
|  17 maaliskuu 2009 12:50 Sync tai async suunnitteluun? | | |
|
| On synkroninen tai asynkroninen suunnittelu parempana?
Plz perusteltava. Vanhempi malli on yleensä infered jonka Lukon FPGA suunnittelun ja synkronoi design by floppi.
Niin, joka on parempi ajatus suunnitella? |
|
| Takaisin alkuun | |
 |
khamitkar.ravikant
Joined: 15 heinäkuu 2008
Viestejä: 228
Auttoi: 114
Sijainti: Intia
| 17 maaliskuu 2009 13:37 Sync tai async suunnitteluun? | | |
|
| On aina parempi olla synkronointi. suunnittelun läppä floppi tuotoksen kulloinkin ovat ennustettavissa ja tapahtumat occure on kellon tapahtumien joten se on aina parempi käyttää synkronointiin. muotoilla.
jos u mennä async. suunnittelun jälkeen suorituskykyä FPGA saada hamperd ja U ei saa parhaat tulokset.
jos u haluat tarkistaa samalla myös Xilinx tarjoaa samalla varoituksen u käyttää kieltä malleja.
u voi mennä Xilinx ISE: n Edit -> kieli template -> VHDL -> synteesi rakentamaan -> koodaus esimerkki -> ja sitten u voi tarkistaa mitään esimerkkejä, jotka on sync. tai async.
Xilinx antaa varoituksen async. mallit.
Tarkista, että. |
|
| Takaisin alkuun | |
|
Pratibha md
Joined: 01 maaliskuu 2007
Viestejä: 221
Auttoi: 148
| 18 maaliskuu 2009 5:25 Re: Sync tai async suunnitteluun? | | |
|
| Ensinnäkin haluan kiittää teitä vastauksesta.
Yritin async D läppä floppi ISE. Mutta en saa mitään varoituksia. Olen käyttäen ISE 9,1
Voitteko plz ehdottaa, miten voin oppia Ajoitus analyysi Käyttöliittymän suunnitteluun? En tarkoita mitään arviota versio työkaluja? |
|
| Takaisin alkuun | |
|
Google
AdSenseen
| 18 maaliskuu 2009 5:25 Mainosten | | |
|
|
|
|
| Takaisin alkuun | |
|
Lukujärjestelmä
Joined: 23 heinäkuu 2002
Viestejä: 157
Auttoi: 5
| 18 maaliskuu 2009 20:11 Re: Sync tai async suunnitteluun? | | |
|
| Pratibha MD,
Mikä on ASYNC flip-flop-ja VHDL / verilog?
Flip-flop on, mitä itse tekee suunnittelu synkroninen, koska se on clocked tekijä. Muut digitaaliset piirit, kuten ja, tai, xor, ja muxes ovat async laitteita, mutta floppeja ja laskurit muutosta kellon reunat ja kaapata valtion muiden async laitteita.
Haluat ehkä poimia kirjan Digital Design saada Familar joitakin käsitteitä. Todella async suunnittelu on tarkoitus olla vieläkin pienempi teho vaihtoehto synkronoida suunnitteluun, koska sinulla ei ole vapaata käynnissä kellot.
Useimmat vaatteita FPGA / ASIC ovat sync malleja. Tai ainakin he yrittävät olla! 
Lukujärjestelmä |
|
| Takaisin alkuun | |
|
