Säännöt | Recent posts | aihe RSS | Haku | Rekisteröidy | Kirjaudu

Kello sukupolven kanssa JK läppä floppi



Post new topic Reply to topic EDAboard.com Forum Index -> Analog Circuit Design -> Kello sukupolven kanssa JK läppä floppi
Arabiankielinen toisinto Bulgaria versio Katalaani versio Tšekki versio Tanska versio Saksa versio Kreikankielinen toisinto Englanti versio Espanja versio Ruotsinkielinen versio Ranska versio Hindi versio Kroatia versio Indonesia versio Italian version Heprea versio Japanin versio Korealainen versio Liettua versio Latvia versio Hollanti versio Norja versio Puola versio Portugali versio Romania versio Venäjä versio Slovakian versio Sloveeni versio Serbia versio Ruotsinkielinen versio Tagalog versio Ukraina versio Vietnam versio Kiina versio
Laatija Viesti
robismyname



Liittynyt: 17 tammikuu 2008
Posts: 105
Auttanut: 2
Paikka: Keski-Florida


Post 28 toukokuu 2009 18:47 Kello sukupolven kanssa JK läppä floppi

Olen käyttävät 26 MHz TCXO yhdessä JK läppä floppi luoda 13MHz kello, joka tarvitaan toisen IC. Kysymykseni on, mitä nastainen että JK Flip Flop voin kytkeä 26 MHz TCXO? Kello, J tai K?


Anteeksi, mutta sinun on kirjautumistunnuksen nähdäksesi tämän liitäntävaatimuksia

Palaa alkuun
trekkytekky



Liittynyt: 04 huhtikuu 2009
Posts: 58
Auttanut: 5
Paikkakunta: Perth


Post 29 toukokuu 2009 14:09 Kello sukupolven kanssa JK läppä floppi

Jos käytät tätä IC (SN74/54LS107) sitten kytkeä oskillaattori, että kello nastainen ja tie J, K ja selkeät (CLR) korkea. tuotoksen tulee toggle on laskenut reunasta (jakaa 2)
Palaa alkuun
robismyname



Liittynyt: 17 tammikuu 2008
Posts: 105
Auttanut: 2
Paikka: Keski-Florida


Post 31 toukokuu 2009 18:18 Re: Kello sukupolven kanssa JK läppä floppi

trekkytekky wrote:
Jos käytät tätä IC (SN74/54LS107) sitten kytkeä oskillaattori, että kello nastainen ja tie J, K ja selkeät (CLR) korkea. tuotoksen tulee toggle on laskenut reunasta (jakaa 2)


tulee yhdistää J, K ja selkeät (CLR) on VCC on tarpeeksi hyvä?
Palaa alkuun
trekkytekky



Liittynyt: 04 huhtikuu 2009
Posts: 58
Auttanut: 5
Paikkakunta: Perth


Post 31 toukokuu 2009 18:50 Kello sukupolven kanssa JK läppä floppi

Liittäminen Vcc olisi hieno, se vetää tuotantopanosten korkea. Vain olla tietoinen siitä, että 107 on vähintään kello alhainen kesto 47nS ja max taajuus 30MHz alkaen tekninen sinulle lähetetty. Joten tcxo voidaan nopeasti sen riippuen Käyttömäärä sen tuotannosta. Ainoa tapa selvittää varmasti on kokeilla sitä ja nähdä. Jos se tekee työn tuotoksen että Flip Flop on 50% Käyttömäärä riippumatta Syöttöparametrin Käyttömäärä.
Palaa alkuun
Post new topic Reply to topic EDAboard.com Forum Index -> Analog Circuit Design -> Kello sukupolven kanssa JK läppä floppi
Sivu 1 / 1 Kaikki ajat ovat GMT 2 Hours


Väärinkäyttö | | Administrator | | Moderaattorit | | Tue meitä | | sivukartta
topic RSS