ABEL XST VHDL (Ise 4,2) VASTALAUSUNTO

[kollosse]

Hei,

Minulla on seuraavanlainen ongelma (ABEL XST VHDL) Ise 4.2.Julistukset

CLK pin 5;
d0 nastainen 27 istype "reg";
d1 nastainen 26 istype "reg";
d2 nastainen 25 istype "reg";
d3 pin 24 istype "reg";

count = [d3, d2, d1, d0];
Yhtälöt
count.CLK = CLK;<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Kysymys" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Kysymys" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Kysymys" border="0" />/ / Miten id tämän?
KUN (CLK nouseva reuna) sitten
count = count 1;

kiitos

Johann

 

[maestor]

Mielestäni käytät vain:

count: = count 1;

se käyttää nouseva reuna, count.CLK (jos et halua käyttää kuuluvien reuna luulisin sinun pitää kääntää CLK ennen asigning se count.CLK)

on esimerkki tästä Sovellushaku:

http://www.ece.iit.edu/ ~ jstine/ece446/handouts/xapp075.pdf

sivu 4

Toivon, että se auttaa.

- Maestor