ajoitus tila ydin syntyy Coregen on Xilinx

[Joyee]

Kuten tiedämme, jos me instantiate ydin syntyy Core tuottajalle Xilinx, ajoitus suorituskykyä parantavat dramaattisesti.Kuitenkin, kuten suunnittelu mukaan lukien HDL-koodit paitsi ydin Coregen olisi käsiteltävä synteettisesti työkalut, Synplify ja välineistä usein riippuu ajoitus-odotuksiin tapa optimoida suunnittelu, miten voisimme tarjota ajoitus tila luotu ydin millä keinoilla?Kuitenkin ensinnäkin, jos voimme saada tällaisen ajoitus tilan luotu ydin?Se on obversily että puute ajoitus tilan ydin on kompromissi suorituskyvyn synteeseissä työkaluja.

 

[buzkiller]

Haku Synplify Pro apua aihe "Black-Box Ajoitus malli".
Ajoituksesta tiedot itse tarkastella niitä tekninen ja ydin.

terveisin,
Buzkiller.