aloittelija!

[lupineye]

Hei!

Olen itse oppijan ja aloittelevat ja VHDL.

Minulla on kysymys!ota kukaan vastata tähän helppo kysymys!

alla oleva koodi on yksinkertainen rinnakkain serial muunnin.

Kun simuloida alle koodia, en näe "reg" signaali. Tbw * tiedosto käyttäen testbench aallon muodossa.

mitä pitäisi tehdä, jos haluan näyttää "reg" signaalin muutoksia. tbw * tiedoston.

ainoastaan satama-signaali voidaan nähdä jälkeen simulointi (Miten signaali ilmoitettu Arkkitehtuuri tai muita?)Thanks in advance.yksikkö paralleltoserial on
Portti (d: in STD_LOGIC_VECTOR (7 downto 0);
CLK: in STD_LOGIC;
kuormituksella: in STD_LOGIC;
dout:
Out STD_LOGIC);
loppuun paralleltoserial;

arkkitehtuuri Behavioral on paralleltoserial on

signaali reg: std_logic_vector (7 downto 0);

aloittaa
prosessi (CLK)
aloittaa
if (clk'event ja CLK ='1 ') sitten
jos (kuormitus ='1 ') sitten
reg <= d;
muuten
reg <= reg (6 downto 0) & "0";
end if;
end if;
Lopeta prosessi;
dout <= reg (7);
loppuun behaviorial;

 

[lythanhthuan]

Et näe "reg", koska sitä käytetään kytkemään dout ja d. Mutta se ei ole physic value.It pelata vain välittäjän rooli.
näet satamaan ja satamasta pois.

Jos käytät modelsim (ja Ise) voit korjata muodossa wawe ja niin ymmärrät enemmän.

 

[aji_vlsi]

Mikä simulaattori käytätte?Lähes kaikki Simulaattoreiden voi osoittaa sisäisten signaalien aaltomuodossa, olen käyttänyt Modelsim, VCSMX, NCSIM, Aldec jne.

Tämän puolella merkintä käyttäen "reg", kuten signaalin nimi on huono tyyliä, koska se on avainsanalla vastalaipan HDL - Verilog.Se on hyvä käytäntö välttää käyttämällä avainsanoja sekä HDLs kuin tunnisteet (kuten teollisuus käyttää sekä HDLs laajasti).

Jos olet perustuu Bangalore, seuraavat tiedot voivat olla hyödyllisiä sinulle: minun yritys tarjoaa luonnollisesti "Comprehensive Functional Verification", se on 1 päivän kurssi, ks www.noveldv.com for details ja yhteystiedot cvc.training (at ) gmail.com jos kiinnostaa.

Onnea
Ajeetha CVC
www.noveldv.com

 

[lupineye]

Olen käyttäen Xilinx Ise simulointi työkalu!

I worte että testbench sijaan käyttämällä testbench aalto muodossa!

kuitenkin, en vieläkään tiedä, miten näyttö sisäinen signaalin!

pyydän!antaa minulle neuvoja.

kiitos paljon!

 

[aji_vlsi]

Valitettavasti en ole käyttänyt Ise Simulation työkalu.Miksi te ette yritä ModelsimXE - Xilinx Edition, joka
on saatavilla ilmaiseksi xilinx.com?

Ajeetha CVC
www.noveldv.com

 

[moghtada]

Jos käyttää Active_VHDL on kuvaketta nimeltään "wave_form".jälkeen kaksoisnapsauta, näkyvät ikkunan oikeassa ja kaikki signaalit ja vaihtelevia vasemmalle.
voit valita ne näkyviin.
Onnea
moghtada

 

[hamadeh]

In the "Sim Hierarchy" pad (vasemmalla), löydät luettelon signaaleja käytetään voit suunnitella, laajentaa käyttäytymisen malli paikantaa signaalin sitten vedä se simulaatio ikkunaan, käynnistä simulointi (simulointi -> restart sitten simulointi -> Suorita kaikki) ...sen pitäisi toimia.
ehkä liitetty kuva esittää sitä on kehitettävä selkeästi.<img src="http://images.elektroda.net/40_1165538844.JPG" border="0" alt=""/>