Altera up2 Board - saada 19.2kHzclock ja UART

[Stuntmaster]

EH kaikille olen uusi verilog ja teen UART on CPLD
Haluan käyttää siirtonopeus on 1200 niin minun kellotaajuus olisi 19.2KHz
Ongelmana on nyt vain 25.7MHz Crystal on altera up2 aluksella
Miten voin kirjoittaa verilog ohjelma ajaa tämän taajuuden muodostavat hallituksen

Olen yrittänyt tätä koodia saada 1KHz vain tarkistaa, mutta se ei toimi

input clk_25mhz;
output clk_1khz;

reg clk_1khz;
reg [9:0] count1;aina @ (posedge clk_25mhz)
alkaa: process_1
jos (count1 <= 1000)
aloittaa
count1 <= count1 1;
loppu
muuten
aloittaa
count1 <= 0;
loppu
jos (count1 <100)
aloittaa
clk_1khz <= 1'b 0;
loppu
muuten
aloittaa
clk_1khz <= 1'b 1;
loppu
loppu

Ohje PLZ

 

[wd5gnr]

Vaikea lukea koodia ilman luetelmakohdassa.Vaan yleisenä kommenttina sinun ei pitäisi jakaa kellojen logiikkaa.FPGA-ja CPLD: t ovat erityisen kellon linjat ja kun pari niitä logiikan häviät etuja ottaa vähän vääristää kellon linjat.

Mitä todella haluat tehdä on luoda kellon avulla signaalin.En tee paljon Altera enempää, mutta Xilinx odottaa teidän floppi näyttää tältä:

aina @ (posedge Clock)
jos (sync_reset) Q <= 0, muuten
jos (clock_enable) Q <= ~ q;

Järjestys on merkittävä.Joten jos kirjoitat tämän, jotta saat "luonnollinen" flip flop (tarkista Altera docs, mutta olin panos on sama).

Joten sitten avain haluat luoda kellon avulla pulssin oikeaan aikaan ja haluamasi taajuus.Joten olisin yhdelle osapuolelle, joka luo kellon avulla milloin tahansa suhde 25.7E6 on 19.2E3.

Niin yleisellä tasolla:

langallinen bitclocken;
reg [31:0] clockdiv; / * saatat tarvita enemmän tai vähemmän bittiä * /osoittaa bitclocken = (clockdiv == 0);

aina @ (posedge CLK)
if (reset) clockdiv <= 32'bXXXXXXX, / / Käytä ajoitus vakio
else if (clockdiv == 32'b0) clockdiv <= 32'bXXXXXXX, / / sama constnat
else clockdiv <= clockdiv-1;

aina @ (posedge CLK)
jos (bitclocken) alkaa
/ / Juttuja täällä tapahtuu vain on "hidas" kellotaajuus vahvistaa XXXXXX
loppu

Hope that helps.

Al W.

Hv
Verilog kamaa http://tutor.awce.com