apua koskevat monialan suunnittelu jossa olemme VHDL ja Veril

[haneet]

Guyz ei any1 tiedä anythng noin monialan koodausstandardien joissa sekä VHDL ja Verilog käytetään suunniteltaessa ....

Minun pitäisi käyttää, mutta niillä ei ole mitään käsitystä ..

Haneet

 

[news]

Sony zaprezentował swój nowy smartfon o symbolu Xperia T3, wyposażony w 5.3-calowy ekran Triluminos IPS o natywnej rozdzielczości 1280 x 720 pikseli (277PPI), wspomagany przez silnik obrazu Bravia Engine 2. Mimo sporych rozmiarów telefon ten należy zaliczyć do grona najcieńszych urządzeń na rynku - w najgrubszym miejscu liczy 7mm. Jego sercem jest ...

Read more...

 

[vlsi_whiz]

Kun Vaihtelevia suunnittelun menetelmiä, jos sinulla on mallien tai modules kirjoitettu
sekä VHDL ja Verilog,
ensimmäiseksi sinun pitäisi tehdä, on päättää, millä kielellä
aiot käyttää myös huippu-moduuli.

Esimerkiksi - Jos aiot käyttää VHDL, että huippu-moduulit sitten voit käyttää Verilog varten alemman tason moduulit, eli voit alkaa suunnittelusta alkaen alhaalta ylöspäin (suunnittelu alin moduuli ja sitten ylöspäin kohti alkuun ).

Verilog voidaan käyttää pienin (leaf) moduuleja ja muutamien muiden moduulien ja
Seuraavan hierarkian tasolla.Voit käyttää VHDL, että huippu-moduuli, jossa
instantiate alemman tason moduulit.Tämä ofcourse riippuu mitä kieltä te
ovat hyviä ja ne on mukava.Voit myös tehdä päinvastoin ...käyttää VHDL varten
alemman lehtiläikkävirus moduuleja ja Verilog että huippu-moduulit.

Sinun tulee olla varovainen parametrit & Generics käyttää suunnitteluun ja
myös siitä, miten aiot instantiate niin, että satamat eivät saa sekoittaa
ylös.

 

[haneet]

thnkx jätkä!

Minulla on selkeä kuva ...ja im voitava suorittaa koodia onnistuneesti mutta i dont ymmärtää whtz käyttöön tällaisen suunnittelun