Array alustus vuonna SystemVerilog

[chandan_c9]

Hei kaikki, miksi se ei voi alustaa array kuten reg [07:00] mem [00:03] = '{' H0, "H1, 2 {" H0}};: smile:

 

[jbeniston]

Koska se ei ole oikeudellista syntaksia. Just do: reg [07:00] mem [00:03] = '{' H0, "H1," H0, "H0};

 

[wsong0210]

Mielestäni tämä johtuu 2 {"H0} voidaan liittää jotain reg [00:03] [07:00] muisti vain. Jos laitat [00:03] jälkeen MEM, sinun täytyy liittää ne erikseen.