S
shahriar22nd
Guest
Hei kaikki,
Olen oppiminen-asettelu Cadence Virtuoso IBM CMOS9RF.Nyt, kun luon NFET käyttäen pcell ja suorittaa Kongon demokraattisen tasavallan Assura, niin saan virheraportin ilmoitti, että CA VIAS ovat liian lähellä laitetta reunat, kuten käy ilmi fig1 liitteenä valvonnassa.En voi myöskään lisätä alueet viemärin ja lähtöalueet eikä voisin venyttää suorakulmiot laitteen.Joten, olen lisännyt RX kerros kolmeen reunat (valittu valkoinen Fig2), jossa suunnittelu sääntö on rikottu ja läpäisi Kongon sitten.Kysymykseni on,
1.Onko mitenkään täsmentää tai lisätä alueiden viemärin ja lähde alueiden NFETs että CDF niiden pcell?
2.Olen lisännyt viemärin ja lähde alueet ulos pcell-se aiheuta ongelmia LVS?
3.Onko mahdollista venyttää suorakulmiot laitteiden luodut pcells?
Kukaan voisi haluta jakaa hänen kokemuksensa minua tässä asiassa?
Kiitos,
Shahriar.
Anteeksi, mutta sinun täytyy kirjautua nähdäksesi tämän liitteen
Olen oppiminen-asettelu Cadence Virtuoso IBM CMOS9RF.Nyt, kun luon NFET käyttäen pcell ja suorittaa Kongon demokraattisen tasavallan Assura, niin saan virheraportin ilmoitti, että CA VIAS ovat liian lähellä laitetta reunat, kuten käy ilmi fig1 liitteenä valvonnassa.En voi myöskään lisätä alueet viemärin ja lähtöalueet eikä voisin venyttää suorakulmiot laitteen.Joten, olen lisännyt RX kerros kolmeen reunat (valittu valkoinen Fig2), jossa suunnittelu sääntö on rikottu ja läpäisi Kongon sitten.Kysymykseni on,
1.Onko mitenkään täsmentää tai lisätä alueiden viemärin ja lähde alueiden NFETs että CDF niiden pcell?
2.Olen lisännyt viemärin ja lähde alueet ulos pcell-se aiheuta ongelmia LVS?
3.Onko mahdollista venyttää suorakulmiot laitteiden luodut pcells?
Kukaan voisi haluta jakaa hänen kokemuksensa minua tässä asiassa?
Kiitos,
Shahriar.
Anteeksi, mutta sinun täytyy kirjautua nähdäksesi tämän liitteen