Auta korjaamaan tämän virheen pls.

[kokei74]

Yritin tehdä kertomalla satamalaitteiden kartta tekniikkaa.Jostain syystä se virheilmoitusta.Voi some1 auttaa minua korjata ja kertoa syy?

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />library IEEE;
käytön ieee.std_logic_1164.all;

yksikkö Phase1 on

portti (CLK: IN std_logic;
Mulresult: OUT std_logic_vector (15 downto 0));

lopussa Phase1,

arkkitehtuurin logiikka Phase1 on

signaali S0: std_logic;
signaali S1: std_logic;
signaali s2: std_logic;
signaali S3: std_logic;

Osan CounterA
portti (Clock: IN STD_LOGIC;
q: OUT std_logic_vector (3 downto 0));
komponenttirakenne;Osan CounterB
portti (Clock: IN STD_LOGIC;
q: OUT std_logic_vector (3 downto 0));
komponenttirakenne;Osan ROMA
portti (addr: in std_logic_vector (3 downto 0); - osoite input
DOUT: out std_logic_vector (7 downto 0)); - Tietojen ulostulo
komponenttirakenne;Osan ROMB
portti (ADDRB: in std_logic_vector (3 downto 0); - osoite input
DOUTB: out std_logic_vector (7 downto 0)); - Tietojen ulostulo
komponenttirakenne;osa jär
portti IN std_logic_vector (7 downto 0);
b: std_logic_vector (7 downto 0);
tulos: OUT std_logic_vector (15 downto 0);

aloittaa

stage0: CounterA portti kartta (Q => S0, kellon => CLK);
Stage1: CounterB portti kartta (Q => s1, kellon => CLK);
stage2: Roma portti kartta (addr => S0, DOUT => s2);
stage3: ROMB portti kartta (ADDRB => s1, DOUTB => s3);
stage4: mul portti kartta (=> s2, b => s3, tulos => Mulresult);

lopussa logiikka;

 

[josephlejo]

Helloo ....

Voisitteko myös lähettää minkälaisia virheilmoituksen saat ..

Myös tämä koodi u kirjoittanut / kopio liitetään ....

In (osa mul) on sulkemista kiinnike puuttuu lopussa koodin .......

 

[kokei74]

Olen muuttaa tätä koodia edellisessä hankkeessa.Että osa juuri kopioida moduuli että olen alrdy tehnyt.

lol thx ajaksi että 1 ..Olen muutos osan mul mutta koristeltu erehdys ..

se sanoi, että: Error: Node esimerkiksi "stage4" instantiates undefined yksiköllä "mul"

osa jär
portti IN std_logic_vector (7 downto 0);
b: std_logic_vector (7 downto 0);
tulos: OUT std_logic_vector (15 downto 0));
komponenttirakenne;Lisätään 36 minuuttiangelman ratkaisemiseksi ..thx for ur huolta Joseph.

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Erittäin Happy" border="0" />mutta voin silti auttaa loppuun asti toisen vaiheen hankkeen.
Hope u voi auttaa minua sitten.