K
kamesh419
Guest
Dear all,
Minulla mallia.Malli on esitetty seuraavan linkin alla.
http://www.aisl.cyd.liu.se/temp/image.jpg
On8-bit Adder
1)
8-bittinen Addera Verilog-A Module
2)
Verilog-moduuliSome VPWLF Sources which take "files" as inputs.
3)
Eräät VPWLF lähteistä otetaan "tiedostot" panoksina.
:Jotkut seikat:
I have to simulate it for 8, 12 and 16 bit adders.
1)
Olen simuloida sen 8, 12 ja 16 bitin lisäominaisuuksia.Paitsi että minun pitää simuloida koko malli on lisäominaisuus (8,12 ja 16 bittiä), mutta myös minun on simuloida sen kerrannaisvaikutuksia ja jakaja (molemmat 8, 12 ja 16 bittiä) samoin.Joten nyt useissa tapauksissa minulle olisi kuin 9 tai ehkä enemmänkin, jos aion tehdä yhdistelmiä lisätoiminnot, välittäjiä ja välilehdet.The number of VPWLF sources also change accordingly and so does the Verilog-A modules.
2)
määrä VPWLF lähteistä myös muuttaa vastaavasti, ja niin se Verilog-moduulit.
:Mitä haluan tehdä:
Simulate my Model shown in the picture (using spectre) and as explained above (The number of such models that I need to simulate will be 9 or more).
1)
Simuloi minun mallin kuvaa (käyttäen peikko) ja kuten edellä (useita tällaisia malleja, että minun on simuloida on 9 tai enemmän).Joten lukumäärä VPWLF lähteiden muuttuu jokaisen simulointi niin ei Verilog-moduuli.Olen siis vahvasti sitä mieltä, että minun täytyy automatisoida tämän prosessin simulointi.Koska Näin itse olisi työläs tehtävä.Etsin ehdotuksia teiltä miten voin mennä noin Näin automaatiota.
Minulla on jonkinlainen käsitys siitä, että automaatio on tehtävä käyttäen valtameren Komentosarjakieli ja taitoa.Mutta ei ole varma, miten voin mennä jokseenkin näin.Voiko jokin ehdottaa minut oikeaan suuntaan.
Thanks in advance,
Kamesh.
Minulla mallia.Malli on esitetty seuraavan linkin alla.
http://www.aisl.cyd.liu.se/temp/image.jpg
On8-bit Adder
1)
8-bittinen Addera Verilog-A Module
2)
Verilog-moduuliSome VPWLF Sources which take "files" as inputs.
3)
Eräät VPWLF lähteistä otetaan "tiedostot" panoksina.
:Jotkut seikat:
I have to simulate it for 8, 12 and 16 bit adders.
1)
Olen simuloida sen 8, 12 ja 16 bitin lisäominaisuuksia.Paitsi että minun pitää simuloida koko malli on lisäominaisuus (8,12 ja 16 bittiä), mutta myös minun on simuloida sen kerrannaisvaikutuksia ja jakaja (molemmat 8, 12 ja 16 bittiä) samoin.Joten nyt useissa tapauksissa minulle olisi kuin 9 tai ehkä enemmänkin, jos aion tehdä yhdistelmiä lisätoiminnot, välittäjiä ja välilehdet.The number of VPWLF sources also change accordingly and so does the Verilog-A modules.
2)
määrä VPWLF lähteistä myös muuttaa vastaavasti, ja niin se Verilog-moduulit.
:Mitä haluan tehdä:
Simulate my Model shown in the picture (using spectre) and as explained above (The number of such models that I need to simulate will be 9 or more).
1)
Simuloi minun mallin kuvaa (käyttäen peikko) ja kuten edellä (useita tällaisia malleja, että minun on simuloida on 9 tai enemmän).Joten lukumäärä VPWLF lähteiden muuttuu jokaisen simulointi niin ei Verilog-moduuli.Olen siis vahvasti sitä mieltä, että minun täytyy automatisoida tämän prosessin simulointi.Koska Näin itse olisi työläs tehtävä.Etsin ehdotuksia teiltä miten voin mennä noin Näin automaatiota.
Minulla on jonkinlainen käsitys siitä, että automaatio on tehtävä käyttäen valtameren Komentosarjakieli ja taitoa.Mutta ei ole varma, miten voin mennä jokseenkin näin.Voiko jokin ehdottaa minut oikeaan suuntaan.
Thanks in advance,
Kamesh.