auttaa DFT kysymys?

[keshexinxin]

Nyt voin käyttää Synopsys DFT lisätä scan ketjun jälkeen synteesi on Verilog-koodi.

ennen I insert_scan.En check_test komento.ja DC antaa minulle tietoja, kuten että

Lisätietoja: päätellä järjestelmän / testi kello satama XCLK (20,0,30,0). (TESTI-260)
Lisätietoja: päätellä järjestelmän / testi kello satama XCLK (20,0,30,0). (TESTI-260)
Lisätietoja: päätellä järjestelmän / testi kello satama XCLK (20,0,30,0). (TESTI-260)

mutta ennen kuin voin tarkistaa testi.I määritellä testimenettelyyn ja luoda vain yksi testi kello XCLK (20,0,30,0).En tiedä, miten voin saada kaksi muuta systerm kello.ja siitä, miten päästä eroon niistä.

BTW.Käytän Synopsys 2002.05 ver

thanks for help

 

[keshexinxin]

Voi anteeksi.Teen virheen noin tiedot.

tiedot, kuten tämän

Lisätietoja: päätellä järjestelmän / testi kello satama XCLK (20,0,30,0). (TESTI-260)
Lisätietoja: päätellä järjestelmän / testi kello satama CPU_ADDR [1] (22,5,27,5). (TESTI-260)
Lisätietoja: päätellä järjestelmän / testi kello satama CONF [1] (22,5,27,5). (TESTI-260)

 

[alanray]

Oliko suunnittelu on sisäisiä porttiluku kellon

 

[johnnyh]

lähetä oma komentosarjatiedosto, vain virheilmoituksen ei voi vianetsinnän.