Bad PMOS kanssa korkea kynnys Jännite

[joyce2002]

Hi Guys,

Minulla on kysymys.

Olen havainnut yhden huonon PMOS joka edellyttää 1.2V (Kynnysarvo Voltage) kytkeäksesi verrattuna hyvä PMOS joka tarvitsee vain 0.7V (Kynnysarvo Voltage) kytkeäksesi, yhdessä minun vika analyysi on FPGA laitteeseen.

Haluaisin tietää, mikä on perimmäinen syy, joka voi aiheuttaa PMOS kytkeäksesi korkeammalla Vt.Could se johtuu siitä, että pituus kanavan välillä Drain ja lähde?Kun pituus kanavan kasvaessa vastuksen myös kasvaa, mikä lisää jännitettä tarvitaan ajaa elektronit alkaen valuttava lähde?Lopulta Vt on korkeampi, jotta Euroopan transistori kytkeytyy päälle.

 

[ab_ba]

Hei
Voit löytää tarkka kuvaus tästä kysymykseen Analogiset piirin suunnittelu B. Razavi.
Terveisin

 

[joyce2002]

Hei,

Voisitteko selittää edelleen?Olen jo etukäteen tilata kirjan ja se tarvitsee jonkin aikaa, ennen kuin voin saada kirjan.

Kiitos!