Bandwidth ja vaihekohina?

[AdvaRes]

Hi All,

Kaikki jutut, että olen lukenut, kirjoittajat dont kertovat, miten he valitsevat kaistanleveyden niiden PLL siten, että he saivat minimim vaihekohina.Onko se tehdä laskelma tai ne progressivly lisää BW kunnes vaihekohina on pienennetty?

Lisääminen BW parantaa vaihekohina mutta se lisää aikaa lukita sekä alueen Filter.Onko tekniikka alllowing löytää optimaalinen BW vähintään vaihekohina, vähimmäispinta-ala ja vie vähintään lukita?

Kaikki kommentit ovat tervetulleita.
Kiitos jo etukäteen.
Advares.

 

[saro_k_82]

AdvaRes kirjoitti:Lisääminen BW parantaa vaihekohina mutta se lisää aikaa lukita sekä alueen Filter.

 

[LvV]

Kuten olen maininnut jo toisessa Thread:

On jotain pääsääntöisesti elektroniikka: Muuttamalla arvo on yksi parametri, yksi (jos olet onnekas: kaksi) suorituskyvyn ominaisuuksien parantamiseksi - ja samaan aikaan jotkut muut ominaisuudet ovat yhä huonommin.Se on normaalia elämää suunnittelija - ja se on hänen tehtävänään löytää paras kompromissi kaikkien ristiriitaiset vaatimukset.
Onnea.

 

[AdvaRes]

Hi saro_k_82, Hi LvV.
Kiitos vastauksista.Mitä tarkoitat, että ratkaisu tähän ongelmaan voidaan tehdä kokeiluja (aloitus mitata vaihekohina osuus eri osien PLL ja päättää BW ja vaihe marginaali vähintään vaihekohina).Voiko se tehdä mathematicly (kirjoittamalla yhtälö vaihekohina BW ja vaihe marginaalia varible ja sitten ratkaista se löytää extremums?
Tiedätkö paperi / kirja / materiaali, joka ratkaisi tämän ongelman tällä tavalla?

 

[LvV]

AdvaRes kirjoitti:..................

Voiko se tehdä mathematicly (kirjoittamalla yhtälö vaihekohina BW ja vaihe marginaalia varible ja sitten ratkaista se löytää extremums?

 

[AdvaRes]

Hi LvV,
Oikeastaan ensimmäinen vaatimus on vaihekohina.