Beta-kerroin jännite viite

[analog_fever]

Olen aloittelija jännitteen viite suunnitteluun ja minulla on hyvin perus
-ehkä tyhmä kysymys koskee vähän virtaa referenssipuhelimia keskustellaan
Jacob Baker's Book (kuva näkyy).

Kirjassa hän kertoo, että esimerkiksi, jos VREG
on suurempi kuin viemärin jännite M1 (VbiasN), se
lisää lähtöjännite FPC, joka puolestaan
pienenee nykyisestä kautta sekä M4-ja M3 saman verran
(koska symmetria).

Nyt sekaannusta minulla on - ei ole FPC tarkoitus vähentää
ero VREG ja VbiasN?Miten se toteuttaa
Tämä jos vähentää VREG ja VbiasN saman verran?Haluamme VREG
ja VbiasN on sama viittaus työtä, eikö?

Tiedän, että hyvä FPC yrittää minimoida sen input offset, mutta
Minulla on vaikeuksia ymmärtää intuitiivisesti, miten FPC
todella toimii piirin.
Anteeksi, mutta sinun täytyy kirjautua nähdäksesi tämän liitteen

 

[analog_fever]

tönäisen

 

[analog_fever]

tönäisen ...

 

[sutapanaki]

Sinun sekaannusta tulee väärä oletus, että VREG ja Vbiasn vähennetään saman verran.Jotta ymmärtäisit, katso liite.Jaetaan ongelman ensin ja sitten tarkastella koko piiri.
Oletetaan, että olet juuri NMOS osa puolueellisuudesta kuten esiintyä Kuva1.M1 on diodi kytketty ja saa nykyisen Io peräisin oleva lähde.M2 on puolueellinen M1-luokan ja tekee joitakin nykyisiä I Mennään ensimmäinen olettaa, että sekä M1-ja M2 ovat samankokoisia W / L.IV ominaisuus M1 on tuttu neliön lain käyrä.M2 tämä ei ole asia, koska se on muuttunut siten, että vastus, joka tekee siitä hieman tasaisempaa kuin M1.Jos nostamme jännitettä yli kynnyksen viidennen, aluksi pieniä virtaukset kahden käyrät lähes päällekkäin, koska lasku koko tutkimus on vähäistä.Suuremmille virtaukset kaksi käyrät alkavat poiketa.
Kuvitelkaa nyt tilannetta, kun M2 koko on 4x isompi kuin Kuva 2.Sen VI käyrä on mainittu, että vuodesta Kuva1, koska samasta portista jännite M2 tekee enemmän virtaa nyt.Käyrät M1 ja M2 leikkaavat jossain vaiheessa, joka vastaa saman määrän nykyisestä sekä M1-ja M2.Oletetaan, että nyt me lasku virta M1 Io1.Tämä kehittää portti jännite M1 yhtä EH1.Tämä portti jännite aiheuttaa joidenkin nykyisten M2 ja se on selvästi ilmi kaaviosta, M2 nykyinen on suurempi kuin M1 - kohta A. Jos sen sijaan voimme lisätä virta M1 Io2, tämä voima virtaa M2, että on on pienempi kuin Io2 - kohta B.
Nyt takaisin puolueellisuudesta piiri.Jos VREG on suurempi kuin VbiasN, FPC tekee portit PMOS nykyiset lähteet suurempia ja niiden nykyiset vähenee.Nykyiset Näiden PMOS nykyiset lähteet on tällä hetkellä menossa M1.Mukaan kuvio 2, tämä vähentynyt nykyiseen tulee voimaan nykyisen M2, joka on suurempi kuin nykyinen M1, joka on sama kuin nykyisen M3 ja vastaa nykyistä M4 yrittää pakottaa.Kuitenkin, viemäri ja M4 ja viemärin M2 kokoontuu korkean impedanssin kohtaan ja taistella toisiaan vastaan.Koska nykyinen M2 yrittää asettaa on suurempi kuin nykyinen M3 yrittää pakottaa, jännite VREG vähenee.Piiri on löydettävä tasapaino kohtaan, kun nykyinen M2 tulee sama kuin nykyinen ja M4.FPC mielellään, koska kaksi tuloa on pääosin sama.

 

[snafflekid]

Yksinkertainen handwaving selitys on, jos olisi vain alaosassa (M1 ja M2) ja lakaissut portti jännite, M1 valua nykyiset ja M2 valua nykyinen olisi erilainen.

M1 ja M2 ovat erilaiset GM, ja M2 on lähde rappeuma vastus.Joten voitto vasemmalla puolella on suurempi kuin oikealla puolella.Varten Gate jännite, M1 vetää alas vaikeampaa.

Tämä lisää OP AMP tulojännitteen, herättää hankehallinnoinnista vastaavien elinten luona portin jännitteen ja laskee kaksi virtaukset yhtä.Tämä nykyinen laskee kohdan, jossa virtaa sama.

 

[analog_fever]

sutapanaki ja snafflekid,

Thanks a bunch ottamisesta aikaa antaa selitys.Palaan, jos minulla on kysyttävää.