Cadence: Steps for Functional todentaminen syntetisoitu netlist

[chip-monk]

Miten yksi toiminnallisesti tarkistaa netlist syntetisoitu käyttäen RTL Compiler? Antakaa vaiheet ja niihin liittyvät komennot. Thanks.

 

[lostinxlation]

Huomauttaisin vain kirjastoille ja ajaa simulaatio netlist.

 

[chip-monk]

Hei, kiitos nopean vastauksen. Käytän VT Standard Cell Kirjasto eikä *. v tiedosto sisältää kaikki portit kuten ja, inv jne käytetään syntetisoitu netlist. Joten, miten osoitan kirjastoon portit kun olen syntetisoitu netlist, SDF, ja *. lib tiedosto mutta ei verilog kaikkia tiedoston portti kuvauksia kuten and2_1 tai NAND jne. käytetään syntetisoitu netlist. Tarkemmin sanottuna, saan virheitä kuten seuraavat yksi Cadence, kun kääntää syntetisoitu netlist, merkitä SDF tiedosto testipenkki ja sitten käyttää ncelab komentoa. and2_1 g631 (. IP1 (B [8]),. IP2 (n_15),. op (c_out)); | ncelab: * E, CUVMUR (./gen_ks_sa1.v, 1817 | 12): esimerkiksi "test.ks_sa1_1. d9_1.a9_1.g631 "suunnittelun yksikön and2_1" on ratkaisematta "worklib.adder_ks9: module".

 

[kornukhin]

TARVITSET verilog kirjastot simuloida suunnittelua. Ei ole muuta tapaa simuloida netlist. Toinen tapa - käyttää Confornal virallista tarkastusta. Se tukee *. lib kuin syötemuoto.