Call Perl vuonna Verilog tai SV?

[davyzhu]

Hi all,

Joskus haluan tehdä joitakin kehittyneempiä teksti toiminnan Verilog tai
SystemVerilog testbench.Ja me kaikki tiedämme, että Verilog ja SV on kuin
C / C ei ole kovin hyvä teksti manipulointia.Onko menetelmä soittaa Perl rutiinia Verilog tai SV?Pass
argumentin Perl rutiini voi olla parempi.BTW, voin käyttää Cadence NC työkaluja.Ystävällisin terveisin,
Davy

 

[sanjay11]

Hi Davy,

Kuten tiedätte Perl vuonna "tulkinta" kielen ja Verilog / SV "kääntää" kielellä.Ei voi olla esittämistä perl vuonna Verilog / SV.

Mutta voit tehdä kahta asiaa.
A. Execute 2 prosessit:
1.With ncverilog simlations päivittää "tuloksen" tiedosto nykyinen lähtöihin.
2.Execute yksi perl script, joka työskentelee muiden "tuloksen" tiedoston ja päivittää "testi-vector" tiedosto simulaattori.
3.Näin voit olla bi-directional tietojen ja valvonnan trnafer.
Tiedän tiedosto IO:
n hidastuminen järjestelmän toiminnallisuutta.
Tästä yoy voi käyttää "" nimettyjä putkia "tiedonsiirroille.

B. Muu asia:
Lue TCL.Se on kieli, kuten Perl, nc-verlog käyttää tcl siihen
n komentotulkissa.Hope this helps.

Sanjay