CMOS JM pari täsmää

D

dsula

Guest
Hei,
Olen NMOS diff-paria, että näytteille tietyt offset.Tämän vastapainoksi on riippuvainen panos yhteiseen tilaan.Minulla on vaikea selittää tätä.Kukaan tietää?Kuinka voin välttää tämän?En välitä paljoakaan kuittaamisesta diff pari, mutta en välitä offset ole muuttaa koko suuri yhteinen tila syöttöalue.

Tai antaa teille joitakin numeroita.(Diff pari käytetään yhtenäisyyden saada yksi päättyi Miller op-AMP)
Olen puolueellisuus panoksia 2V ja minä toimenpide 5mV on lähtö.
Olen lyhyt panoksia 3V ja minä toimenpide 8mV on lähtö.

Kiitos kaikille mahdollisesti ajatellut tätä.
DV

 
näyttää siltä, että on olemassa järjestelmä tasoittaa oman amplifer

 
Haluan tietää, mitä tekniikkaa ur käyttäen ja Whatz mitat ur DIFF pari?

 
Hei

Löydät hyödyllistä tietoa aboat vaikutus JM pari epäsuhta on tasoittaa vanha, mutta hyvä kirja alla:
Marcel JM Pelgrom, ......"Transistor Matching Analoginen CMOS hakemus" 1998 IEEE,
Lisäksi tiedän, että vastapainoksi liittyy panos ylivaihde jännitteen ja niin edelleen CM yksi.

 
Offset muuttuvat tulo yhteinen tila johtuu (järjestyksessä todennäköisesti vähemmän todennäköisesti):

1) Input transistorit takaisin puolueellisuus vaikuttavat viidennen niin Delta-Viides osuus offsett vaihtelee
2) Systemaattinen offsett vuoksi epäsymmetria
3) Vaikutus ionisaatio vaikutus joihinkin transistorin vaihtelevalla DC vinoutumia

 
Valitsemalla suurempi ulottuvuus JM pari voi auttaa vähentämään offset-arvot tai käyttää offset peruuttamisen tekniikoita.

hi tekno1,
Miksi olet viittaamalla ennakkoluuloja täällä?Eikö ole mitään äärellinen arvo VSB (lähde suurin), mutta se on sama NMOS diff paria?

Myös, mikä vaikutus ionisaatiota?

kiitos
-Bharat

 
Larher koko input transistorit.yksityiskohtaisesti koko lasketaan viite epäsuhta lomakkeen valimo.
ΔVth = / √ (WL).missä kerroin u voi saada sen ristiriidan muodossa

 
kanisteri u post kaavamaisen osoittavat vahvistimen ja palaute

 
Ehkä transistorit ei ole vakaa kylläisyys alueella, tai käytät täydentävät eron tulo vaiheessa, että ei ole viritetty.

 
Kirjaan Razzavi "Design of Analog CMOS IC", sinulla on hyvin selityksen sivuilla 463-480.

 
No ...
mukaan tietääkseni sinulla on kaksi vaihtoehtoa ...
1) palautetta tehdä valua sähkövirrasta NMOS-ja PMOS sama koska missmatch aiheuttaa huono CMRR
2) muu ratkaisu on vähentää yhteiseen tilaan voitto, joka vähentää eron

Toivon, että olen auttanut u
KUIN

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top