K
KUN
Guest
kukaan auta.
kertoa minulle askel tulla ulos DDS
120 MHz
8 bit
please help
kertoa minulle askel tulla ulos DDS
120 MHz
8 bit
please help
E
echo47
Guest
Käytätkö Xilinx laite?Kumpi?
Kokeile DDS Compiler "tai" Direct Digital syntetisaattori "sydämiä mukana Xilinx Ise CORE Generator.
Tai rakentaa oma DDS.Feed taajuusvälillä jatkuva osaksi tavallista aritmeettinen akulla.Liitä akulla tuotannostaan osoite tuotantopanoksia on sinewave Hakutaulukko levyltä.ROM tuotos digitaalisia sinewave.
Kokeile DDS Compiler "tai" Direct Digital syntetisaattori "sydämiä mukana Xilinx Ise CORE Generator.
Tai rakentaa oma DDS.Feed taajuusvälillä jatkuva osaksi tavallista aritmeettinen akulla.Liitä akulla tuotannostaan osoite tuotantopanoksia on sinewave Hakutaulukko levyltä.ROM tuotos digitaalisia sinewave.
K
KUN
Guest
Xilinx
okies sain 8bit
mutta en tiedä, mitä tapahtuu, se vain näyttää minulle aalto puoli tavalla.0000-0101001
loput mitään ....
En tiedä miksi.jokin
auttaa ~ ~ kiitos
okies sain 8bit
mutta en tiedä, mitä tapahtuu, se vain näyttää minulle aalto puoli tavalla.0000-0101001
loput mitään ....
En tiedä miksi.jokin
auttaa ~ ~ kiitos
E
echo47
Guest
Mitä ohjelmia olet käyttämäsi aalto?Jos se on oletuksena allekirjoittamaton arvo näytössä, sitten sinun pitäisi määrittää sen näyttö allekirjoitettu arvot (sekä positiivisia että negatiivisia).Vuonna ModelSim, napsauta hiiren kakkospainikkeella kentän nimi aallon-ikkunassa, valitse Ominaisuudet ja sitten tutkia eri vaihtoehtoja.
K
KUN
Guest
Erehtyminen Sain aalto-ja, mutta se vain osoittaa, iit puoli tavalla
K
KUN
Guest
Erehtyminen sain 8 bittinen signaalinkäsittely puoli tavalla.
se pysähtyy ja aina tullut punainen viiva.
siellä
on minun testi banch
YKSIKÖITÄ testbench IS
END testbench;
ARKKITEHTUURI käyttäytymistä testbench ISCOMPONENT DDS
PORT (
CLK: IN STD_LOGIC;
sclr: STD_LOGIC;
Sine: OUT STD_LOGIC_VECTOR (7 DOWNTO 0)
);
END COMPONENT;
SIGNAL CLK: std_logic: ='1 ';
SIGNAL Sine: std_logic_vector (7 downto 0);
SIGNAL sclr: std_logic;BEGINUUT: DDS PORT MAP (
sclr => sclr,
CLK => CLK,
Sine => Sine
);
sclr <='1 ','0' jälkeen 0,1 ns;tb: PROSESSIN
BEGIN
CLK <= ei CLK jälkeen 1 ns;
odota 1 ns;
END PROCESS tb;END;
kukaan auttaa ~ please: cry:
se pysähtyy ja aina tullut punainen viiva.
siellä
on minun testi banch
YKSIKÖITÄ testbench IS
END testbench;
ARKKITEHTUURI käyttäytymistä testbench ISCOMPONENT DDS
PORT (
CLK: IN STD_LOGIC;
sclr: STD_LOGIC;
Sine: OUT STD_LOGIC_VECTOR (7 DOWNTO 0)
);
END COMPONENT;
SIGNAL CLK: std_logic: ='1 ';
SIGNAL Sine: std_logic_vector (7 downto 0);
SIGNAL sclr: std_logic;BEGINUUT: DDS PORT MAP (
sclr => sclr,
CLK => CLK,
Sine => Sine
);
sclr <='1 ','0' jälkeen 0,1 ns;tb: PROSESSIN
BEGIN
CLK <= ei CLK jälkeen 1 ns;
odota 1 ns;
END PROCESS tb;END;
kukaan auttaa ~ please: cry:
E
echo47
Guest
Mikä on nimi, ohjelmisto, joka näyttää sinulle väärän aaltomuodossa?
Voitko näyttää meille näytön kuva virhetoiminnan näet?
Oletko määrittänyt teidän aaltomuodossa katsojaa näytä allekirjoitettu (positiivisten ja negatiivisten) arvot?
Teidän VHDL testbench, jossa on DDS-komponentti?Jos se on ydin, josta ei käytät, ja mitä parametreja ei voit määrittää luoda sen?
Sinun testbench simuloi sakon ModelSim 6.3c.I tuotti 8-bittinen DDS ydin käyttäen Xilinx coregen ja DDS Compiler 2.0 ".Kello on 500 MHz, että sinewave on 120 MHz.Tässä on kuva.Pystysuora mittakaavassa aiheesta "välttämätön" signaali on -128-127:
Anteeksi, mutta sinun on kirjautumistunnuksen nähdäksesi tämän liitäntävaatimuksia
Voitko näyttää meille näytön kuva virhetoiminnan näet?
Oletko määrittänyt teidän aaltomuodossa katsojaa näytä allekirjoitettu (positiivisten ja negatiivisten) arvot?
Teidän VHDL testbench, jossa on DDS-komponentti?Jos se on ydin, josta ei käytät, ja mitä parametreja ei voit määrittää luoda sen?
Sinun testbench simuloi sakon ModelSim 6.3c.I tuotti 8-bittinen DDS ydin käyttäen Xilinx coregen ja DDS Compiler 2.0 ".Kello on 500 MHz, että sinewave on 120 MHz.Tässä on kuva.Pystysuora mittakaavassa aiheesta "välttämätön" signaali on -128-127:
Anteeksi, mutta sinun on kirjautumistunnuksen nähdäksesi tämän liitäntävaatimuksia
K
KUN
Guest
MOdelSim XE III / Starter 6.1e - Custom Xilinx
i käyttäen Direct Digital syntetisaattorin 5.0
tämä on mitä saan surullinen
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying tai Erittäin surullista" border="0" />Anteeksi, mutta sinun on kirjautumistunnuksen nähdäksesi tämän liitäntävaatimuksia
i käyttäen Direct Digital syntetisaattorin 5.0
tämä on mitä saan surullinen
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying tai Erittäin surullista" border="0" />Anteeksi, mutta sinun on kirjautumistunnuksen nähdäksesi tämän liitäntävaatimuksia
K
KUN
Guest
tämä on, mitä minulla on
Anteeksi, mutta sinun on kirjautumistunnuksen nähdäksesi tämän liitäntävaatimuksia
Anteeksi, mutta sinun on kirjautumistunnuksen nähdäksesi tämän liitäntävaatimuksia
K
KUN
Guest
Erehtyminen miten tarkistaa, onko vertikaalinen mittakaavassa aiheesta "välttämätön" signaali on -128-127.
ja onko niin voit siirtää koko "välttämätön" singal ylemmälle nolla kuten liikkuvat koko sine nollan yläpuolella
ja onko niin voit siirtää koko "välttämätön" singal ylemmälle nolla kuten liikkuvat koko sine nollan yläpuolella
E
echo47
Guest
Vau,
en odottaa sitä!
Sinun "välttämätön" signaali näkyy yksinkertainen binääri, joten sillä ei ole pystysuora mittakaavassa.Aiemmat, kun sanoitte, se näkyy vain "puoli tavalla",
ajattelin sinua tarkoitti pystysuoraan suuntaan, ei vaakasuoraan.Omat kommentit ja allekirjoitettu allekirjoittamaton ei siis sovelleta.
The Xilinx DDS ydin ei pitäisi lainkaan ensimmäisessä 100ns, koska FPGA maailmanlaajuisen reset-signaali on aktiivinen.Sinun signaalit ovat jotenkin aktiivinen ennen tätä aikaa, ja sitten tulee undefined jälkeen muutaman vuorokauden jaksoissa.Myös teidän signaalit näyttää muuttavan annetun * negatiivinen * reuna kellon sijasta myönteinen reunasta.Hyvin outoa!
Näytössäsi tilannevedos näyttää vain ensimmäisen 35ns.Onko mitään kiinnostavaa tapahtua jälkeen 100ns?
Jos haluat näyttää "välttämätön" signaalin kuin analogisen aaltomuodossa (kuten minun tilannekuva), oikeus-osoita signaalin nimi, valitse Ominaisuudet, vaihda Radix on desimaaliluku, muuttaa muotoa analogiseksi, vaihda tasapainottaneet 128, muuta asteikkoa 0.5 ja muuttaa korkeus 128.
En ole koskaan nähnyt toimintahäiriö kuten näytön.En tiedä, mikä
on vialla.Ehkä se on asennus / konfigurointi välillä Ise ja ModelSim.Olla varma olet asentanut kaikki käytettävissä Ise ja IP Service Pack.Version Xilinx Ise käytät?
Näytössäsi tilannevedos näyttää pre-reitin simulointi.Pitääkö tämä paikkansa, vai onko se post-reitin simulointi?Jos se on post-reitin simulointi, niin en usko, että kukaan Xilinx laite voi suorittaa DDS ydin 500 MHz, joten ehkä se, mitä
on vialla.Onko ModelSim antaa teille ajoitus varoitusviestejä?
Ehkä voisit zip kaikki projektin tiedostoja ja ladata niitä jossakin, niin joku voisi yrittää selvittää, mikä
on vialla.
en odottaa sitä!
Sinun "välttämätön" signaali näkyy yksinkertainen binääri, joten sillä ei ole pystysuora mittakaavassa.Aiemmat, kun sanoitte, se näkyy vain "puoli tavalla",
ajattelin sinua tarkoitti pystysuoraan suuntaan, ei vaakasuoraan.Omat kommentit ja allekirjoitettu allekirjoittamaton ei siis sovelleta.
The Xilinx DDS ydin ei pitäisi lainkaan ensimmäisessä 100ns, koska FPGA maailmanlaajuisen reset-signaali on aktiivinen.Sinun signaalit ovat jotenkin aktiivinen ennen tätä aikaa, ja sitten tulee undefined jälkeen muutaman vuorokauden jaksoissa.Myös teidän signaalit näyttää muuttavan annetun * negatiivinen * reuna kellon sijasta myönteinen reunasta.Hyvin outoa!
Näytössäsi tilannevedos näyttää vain ensimmäisen 35ns.Onko mitään kiinnostavaa tapahtua jälkeen 100ns?
Jos haluat näyttää "välttämätön" signaalin kuin analogisen aaltomuodossa (kuten minun tilannekuva), oikeus-osoita signaalin nimi, valitse Ominaisuudet, vaihda Radix on desimaaliluku, muuttaa muotoa analogiseksi, vaihda tasapainottaneet 128, muuta asteikkoa 0.5 ja muuttaa korkeus 128.
En ole koskaan nähnyt toimintahäiriö kuten näytön.En tiedä, mikä
on vialla.Ehkä se on asennus / konfigurointi välillä Ise ja ModelSim.Olla varma olet asentanut kaikki käytettävissä Ise ja IP Service Pack.Version Xilinx Ise käytät?
Näytössäsi tilannevedos näyttää pre-reitin simulointi.Pitääkö tämä paikkansa, vai onko se post-reitin simulointi?Jos se on post-reitin simulointi, niin en usko, että kukaan Xilinx laite voi suorittaa DDS ydin 500 MHz, joten ehkä se, mitä
on vialla.Onko ModelSim antaa teille ajoitus varoitusviestejä?
Ehkä voisit zip kaikki projektin tiedostoja ja ladata niitä jossakin, niin joku voisi yrittää selvittää, mikä
on vialla.
K
KUN
Guest
Erehtyminen mitään jälkeen 100ns on punainen viiva
errr mitä näet.on kaikki, mitä minulla on
Ei tiedä, miksi, kun käytän 9 tai 10-bittinen mitään väärää
voit aina 100ns mutta.kun i kokeilla 8bit.virhe.kukaan tiedä, miten ratkaista
Anteeksi, mutta sinun on kirjautumistunnuksen nähdäksesi tämän liitäntävaatimuksia
errr mitä näet.on kaikki, mitä minulla on
Ei tiedä, miksi, kun käytän 9 tai 10-bittinen mitään väärää
voit aina 100ns mutta.kun i kokeilla 8bit.virhe.kukaan tiedä, miten ratkaista
Anteeksi, mutta sinun on kirjautumistunnuksen nähdäksesi tämän liitäntävaatimuksia
E
echo47
Guest
Kun käyttää dds.vhd tiedosto, olen nyt nähdä viasta.
Sinun "sclr" pulssi on liian lyhyt.Se ei ole hyvän setup ajoin ennen kell
len pidentänyt syketaajuuteen, ja simulointi nyt kulkee sakon kanssa dds.vhd tiedosto.Kuitenkin se on partaalla ei korkeiden kellon taajuus.Jos olen hieman lisätä kellon taajuus,
näen DDS tuotos päivitys koron lasku puoli - se on luultavasti puuttuu joka toinen kellon ajan.
Muista, että 500 MHz on todennäköisesti liian nopeasti tämän DDS ydin joka Xilinx laitteeseen.
Sinun "sclr" pulssi on liian lyhyt.Se ei ole hyvän setup ajoin ennen kell
len pidentänyt syketaajuuteen, ja simulointi nyt kulkee sakon kanssa dds.vhd tiedosto.Kuitenkin se on partaalla ei korkeiden kellon taajuus.Jos olen hieman lisätä kellon taajuus,näen DDS tuotos päivitys koron lasku puoli - se on luultavasti puuttuu joka toinen kellon ajan.
Muista, että 500 MHz on todennäköisesti liian nopeasti tämän DDS ydin joka Xilinx laitteeseen.
K
KUN
Guest
"sclr" pulssi on liian lyhyt?Se ei ole hyvän setup ajoin ennen kello.Miten te pidentänyt pulssi?
Erehtyminen niin sinä tarkoitat minun DDS asetusta.
Sain asettaa DDS Kello Hinta pienempi?
mutta asettaa sen 300 MHz tai 250 on edelleen sama asia = (
on olemassa muita asettaminen
Erehtyminen niin sinä tarkoitat minun DDS asetusta.
Sain asettaa DDS Kello Hinta pienempi?
mutta asettaa sen 300 MHz tai 250 on edelleen sama asia = (
on olemassa muita asettaminen
E
echo47
Guest
Kirjoititte testbench tuottavan sclr syketaajuuteen, niin sinun pitäisi tietää, kuinka muuttaa sitä!
Nyt sinulla on siitä, että asetetaan sclr pulssin leveys:
sclr <='1 ','0' jälkeen 1 ns;
Simulointi toimii huonosti, koska sclr on huono setup aika, ei siksi,
että kello on liian nopeasti.
Kuitenkin simulointi on juuri työskentelee 500 MHz.Se toimintahäiriöitä on 501 MHz.
Ydin luultavasti ei toimi, joka FPGA on 500 MHz.
Nyt sinulla on siitä, että asetetaan sclr pulssin leveys:
sclr <='1 ','0' jälkeen 1 ns;
Simulointi toimii huonosti, koska sclr on huono setup aika, ei siksi,
että kello on liian nopeasti.
Kuitenkin simulointi on juuri työskentelee 500 MHz.Se toimintahäiriöitä on 501 MHz.
Ydin luultavasti ei toimi, joka FPGA on 500 MHz.
K
KUN
Guest
kiitos avusta ^ ^
im ole kovin hyvä VHDL
mitä sclr teidän mielestänne on paras?UUT: DDS PORT MAP (
sclr => sclr,
CLK => CLK,
Sine => Sine
);
sclr <='1 ','0' jälkeen 1 ns;tb: PROSESSIN
BEGIN
CLK <= ei CLK jälkeen 1 ns;
odota 1 ns;
END PROCESS tb;END;
help me please
Olen edelleen kokeiltaessa
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying tai Erittäin surullista" border="0" />
im ole kovin hyvä VHDL
mitä sclr teidän mielestänne on paras?UUT: DDS PORT MAP (
sclr => sclr,
CLK => CLK,
Sine => Sine
);
sclr <='1 ','0' jälkeen 1 ns;tb: PROSESSIN
BEGIN
CLK <= ei CLK jälkeen 1 ns;
odota 1 ns;
END PROCESS tb;END;
help me please
Olen edelleen kokeiltaessa
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying tai Erittäin surullista" border="0" />
E
echo47
Guest
Yritä muuttaa sclr pulssin etäisyydelle 1ns on 3ns, joten on korkea sekä ennen että jälkeen nouseva reuna vuorokauden.
Voit zoomata sisään ModelSim aalto näyttö nähdä suhdetta CLK ja sclr.
Voit zoomata sisään ModelSim aalto näyttö nähdä suhdetta CLK ja sclr.
K
KUN
Guest
Olin pyytää siirtämään koko aalto yli nolla.tämä voidaan tehdä?
E
echo47
Guest
Jos yksinkertaisesti halua muuttaa ulkonäköä aalto vuonna ModelSim, nähdä aikaisemmin viesti Määritellessään Radix, muoto, offset jne. Se määrittää aalto
on vertikaalinen offset-ja amplitudi näkyvän minun ddswave.gif tilannekuva.
Olen versio 6.3d ja ModelSim, joten valikkopalkki järjestelyt ja parametrien nimiä voi olla eri kuin sinun.ModelSim uudelleen niitä noin versio 6.3.
on vertikaalinen offset-ja amplitudi näkyvän minun ddswave.gif tilannekuva.
Olen versio 6.3d ja ModelSim, joten valikkopalkki järjestelyt ja parametrien nimiä voi olla eri kuin sinun.ModelSim uudelleen niitä noin versio 6.3.
K
KUN
Guest
Erehtyminen mutta haluan tietää jos voin siirtyä 128--91 sekä postive kuten 128-91