Doubht in Synthesis Constrainig ..???

[dcreddy1980]

Hei,

Olen doubht on stnthesis rajoittaa ... ennen kaikkea me tarvitsemme kellon latenssi on input / output viivästymisen tai ei ... jossa yksi seuraavista menetelmistä ovat oikein ...... tai onko virheitä plz let minulle:Ensimmäinen menetelmä:

DESIGN_NAME = "temp"
current_design DESIGN_NAME

/ * Muuttujia * /
CLK_PERIOD = 2,0
CLK_PERIODH = 1,2
Epävarmuutta = 0,1
Latency = 0,6

uniquify

linkki/ * Clock * /
create_clock-p CLK_PERIOD-N CLK-aaltoa (0 CLK_PERIODH) löytää (satama, CLK)
set_clock_latency Latency löytää (satama, CLK)
set_clock_uncertainty epävarmuutta löytää (satama, CLK)
set_dont_touch_network CLK/ * set_max_transition * /
set_max_transition 0,25 DESIGN_NAME

/ * Reset * /
set_false_path-from rst_b
set_dont_touch_network löytää (satama, rst_b)

/ * Edellyttää 300pS kellon -> tuotannon ja 15pS jäljittää viive * /
set_input_delay vuorokauden clk_i 0,315 Latency löytää (satama, Ain)
set_input_delay vuorokauden clk_i 0,315 Latency löytää (satama, bin)
/ * Edellyttää 300pS kellon -> output, 180pS taso logiikan ja 50nS jäljittää viive * /
set_input_delay vuorokauden clk_i 0,430 Latency löytää (satama, CIN)
set_input_delay vuorokauden clk_i 0,430 Latency löytää (satama, DIN)
/ * Edellyttää 300pS kellon -> output, 480ps taso logiikan ja 50nS jäljittää viive * /
set_input_delay vuorokauden clk_i 0,670 Latency löytää (satama, EIN)
/ * Edellyttää 300pS kellon -> tuotannon ja 150PS jäljittää viive * /
set_input_delay vuorokauden clk_i 0,450 Latency löytää (satama, FIN)

/ * Aseta kaikki tuotannon viiveitä * /
set_output_delay vuorokauden clk_i 0,350 Latency löytää (satama, harmaaturska)
set_output_delay vuorokauden clk_i 0,350 Latency löytää (satama, qout)

/ * aluetta rajoitukset * /
set_max_area 0----------------------------------------------

Toinen tapaESIGN_NAME = "temp"
current_design DESIGN_NAME

/ * Muuttujia * /
CLK_PERIOD = 2,0
CLK_PERIODH = 1,2
Epävarmuutta = 0,1
Latency = 0,6

uniquify

linkki/ * Clock * /
create_clock-p CLK_PERIOD-N clk_i-aaltoa (0 CLK_PERIODH) löytää (satama, clk_i)
set_clock_latency Latency löytää (satama, clk_i)
set_clock_uncertainty epävarmuutta löytää (satama, clk_i)
set_dont_touch_network clk_i

/ * Virtual clock * /
create_clock-p CLK_PERIOD-N clk_v-aaltoa (0 CLK_PERIODH)
set_clock_latency Latency löytää (kellon, clk_v)
set_clock_uncertainty epävarmuutta löytää (kellon, clk_v)
set_dont_touch_network löytää (kellon, clk_v)

/ * set_max_transition * /
set_max_transition 0,25 DESIGN_NAME

/ * Reset * /
set_false_path-from rst_b
set_dont_touch_network löytää (satama, rst_b)

/ * Edellyttää 300pS kellon -> tuotannon ja 15pS jäljittää viive * /
set_input_delay vuorokauden clk_v 0,315 löytää (satama, Ain)
set_input_delay vuorokauden clk_v 0,315 löytää (satama, bin)
/ * Edellyttää 300pS kellon -> output, 180pS taso logiikan ja 50nS jäljittää viive * /
set_input_delay vuorokauden clk_v 0,430 löytää (satama, CIN)
set_input_delay vuorokauden clk_v 0,430 löytää (satama, DIN)
/ * Edellyttää 300pS kellon -> output, 480ps taso logiikan ja 50nS jäljittää viive * /
set_input_delay vuorokauden clk_v 0,670 löytää (satama, EIN)
/ * Edellyttää 300pS kellon -> tuotannon ja 150PS jäljittää viive * /
set_input_delay vuorokauden clk_v 0,450 löytää (satama, FIN)

/ * Aseta kaikki tuotannon viiveitä * /
set_output_delay vuorokauden clk_v 0,350 löytää (satama, harmaaturska)
set_output_delay vuorokauden clk_v 0,350 löytää (satama, qout)

/ * aluetta rajoitukset * /
set_max_area 0

Terveisin,
Chaitanya

 

[Anjali]

jos "-nimi-vaihtoehto on määritelty samalla CLK luomista, se on virtuaalinen CLK, muuten se todellinen CLK.

sekä skriptit, olet käyttänyt-nimeä, molemmat ovat virtuaalisia clks & osalta, että ur täsmennetään viivästyksiä.Tämän jälkeen mitään eroa ei ole.

Jos tarkoituksena on, täsmennetään viivästykset wrt todellinen CLK yhdessä käsikirjoituksen, wrt Virtual CLK muiden script sitten
se tehdä eroa, jos nämä clks ovat JM vaiheen tai Freq tai async clks jne..

yleensä, me määrittelemme I / P viivästyksiä wrt virtuaalinen clks, jos nämä r tuottamista CLK kuin moduulin CLK.

 

[AMIn]

Hi dcreddy1980

*********************Kello latenssi osuus on-chip etenemisviive vertaamalla todellisiaKello Saapumisajat-chip (Rise and Fall), jotta nousu ja lasku kertaa lähde.**********************

--->, you dont need to specify the clock latency.Jos input / output tämän mallin (Small Design teidän hierarkkinen suunnittelu, oletan, että) on kotoisin / 1 Kello domain,
te dont on määrittää kellon viiveellä.Jos tilanne on monimutkaisempi kuin mitä olen arvata, kerro minulle tarkemmin siitä.
Rgrds