ero toiminnalliset ja Gate tason verificatio

S

steven852

Guest
Vielä yksi kysymys tänä iltana:

Toimintojen tarkastusta, käytämme testbench tarkistaa toiminnon voimassa vai ei.Jälkeen siirtää toiminnan tarkastusta, voisimme edetä synteesin ja P & R jne. Tällä hetkellä synteesi voi tarkistaa ajoitus, alue, valta jne. Mutta miten voimme tarkistaa toimimaan Gate-tasolla?

Kiitos

 
Synteesi cant varmistaa toiminnot kuten malli transfeered korkean tason RTL on alhainen portin tiedot.
Myös ASYNCH ajat Gate SIM-korttia ei tarvita.

 
Toiminnan tarkastusta testien toimivuudesta mallin RTL tasolla.Samat testit, jotka on kirjoitettu FV RTL on tarkoitus ajaa portista tasolla netlist joka saadaan, kun käynnissä synteesin.Tätä kutsutaan Gate-tason Simula.

Ne kokeet, jotka siirtyvät RTL on tarkoitus siirtää netlist myös.Jos ei se osoittaa, että on jonkin verran eroa RTL on käytettävissä netlist (eli käytettävissä netlist ei ole ottaa tarkoitettu toiminnot kuin RTL).Tämä on pidettävä huolta.

 
steven852 kirjoitti:

Vielä yksi kysymys tänä iltana:Toimintojen tarkastusta, käytämme testbench tarkistaa toiminnon voimassa vai ei.
Jälkeen siirtää toiminnan tarkastusta, voisimme edetä synteesin ja P & R jne. Tällä hetkellä synteesi voi tarkistaa ajoitus, alue, valta jne. Mutta miten voimme tarkistaa toimimaan Gate-tasolla?Kiitos
 
Voisiko jokin aine kertoa, mitä asioita on otettava huomioon, jos u haluat käyttää samaa testbench RTL sekä portti tasolla simulointi.

eli meillä on panos välittömästi ja tuotannon viivästyminen on sovellettava gate tason simulointiin ... Miten soveltaa näitä parametreja söi tason simuloinnissa?

Haluaisin kuulla joitakin commments!

Terveisin,
dcreddy

 
Voiko joku kertoa miten gatelevel simulointi prosessi on valmis?Kaikki vastaukset ovat hyvin yleisiä.Onko oikein sanoa, että sdf tiedoston netlist tietyn teknologia on kytketty, ja sama testbench suoritetaan?

Onko tämä oikea tapa ajaa portille tasolle simulaatio?

 
käyttää Verplex tehdä RTL ja portti vastaavat tarkista sitten, jos sama sitten heidän pitäisi toimia samoin.

 
@ sree205
Uskon synteesi työkalut tuottavat SDF (takaisin) Yhteenveto verilog netlist (jossa on kaikki tekniikka tarkkaa ajoitusta tiedot).Voit käyttää tätä netlist sijaan RTL testbench ja suorittaa kaikki testit on kehitetty RTL.Nämä simulaatiot kutsutaan portin tason Sims (ja ne kaikki pitäisi kulkea jos ei ole mitään ongelmaa).

@ love2read
Voit käyttää Synopsys Formality kuin hyvin equivalancy tarkistaa ...

 
Sama testipenkissä käytetään tarkistaa portin tason netllist
eli laittaa portin tasolla netlist ja samalla testipenkkiin käytetty aikaisemmin RTL-koodi

 
Naveen Reddy kirjoitti:

Sama testipenkissä käytetään tarkistaa portin tason netllist

eli laittaa portin tasolla netlist ja samalla testipenkkiin käytetty aikaisemmin RTL-koodi
 
Yleensä (se riippuu yritysten valinta), joudumme hyväksymään toiminnan tarkastusta RTL, tarkistaa portin netlist saamme tehdä vastaavuuden tarkastus RTL2gate useista syistä tärkein on se, että portti simulointi tarvitsevat käsittelyä resursseja, eli enemmän aikaa.

Mutta portti simulaatiot ovat edelleen tarpeen joissakin tapauksissa, esimerkiksi:

- Jäljittelemään ATPG mallit (TDLs).
- Voit varmistaa toiminnan perus-piirin ominaisuuksia, joiden avulla ATE testit (JTAG ,...)

 
Jos käytät vastaavuus chequing (RTL2Gates) Ja STA on puhdas ja sinun suunnittelu on täysin synkronoitu, voit ohittaa GL simulointi.
Mutta se antaa sinulle lämmin tunne, että muotoilu tekee, mitä sen pitäisi tehdä.Joten ehdotan, että ainakin suorittaa yksinkertaisin testi netlist myös.

Mutta sanoa teidän STA skriptit joitakin vikoja.Sitten GL simulaatiot todennäköisesti paljastaa niitä.

Joten sitä voidaan käyttää eri tarkistaa STA tai jopa FV

Jos sinulla on resursseja tee se!!

hurraa

 
1.Jos käytämme SDF-tiedosto, joka syntyy, kun synteesin ja Gate tason simulointiin, ei anna todellista välittömästi, mutta käyttö sdf tiedosto, joka syntyy, kun paikka ja reitti antaa todellisen viivästyksiä suunnittelu (portin viive net viive).

--- Kohteeksi FPGA virtaa ... i dont know Abt ASIC ..se sama ???.... Korjaa minua, jos im väärin .....2.STA on synteesi kysymys .. joten emme STA synteesin aikana ??????ei sen jälkeen???
------ Mielestäni synteesin aikana vain ole sen jälkeen ..3.STA tulee in front-end-tai back-end??---
----- front-end, ei back-end ..

Kommentoikaa .....

 
Voit tarkistaa toimintoa Stimuls sama kuin RTL simulaatio, tai voit käyttää HSPICE / Star-simxt verfiy toiminto transistorin tasolla netlist.

 
Quote:

1.
Jos käytämme SDF-tiedosto, joka syntyy, kun synteesin ja Gate tason simulointiin, ei anna todellista välittömästi, mutta käyttö sdf tiedosto, joka syntyy, kun paikka ja reitti antaa todellisen viivästyksiä suunnittelu (portin viive net viive).--- Kohteeksi FPGA virtaa ... i dont know Abt ASIC ..
se sama ???.... Korjaa minua, jos im väärin .....2.
STA on synteesi kysymys .. joten emme STA synteesin aikana ??????
ei sen jälkeen???

------ Mielestäni synteesin aikana vain ole sen jälkeen ..
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top