etsivät sekä verilog ja VHDL-asiantuntija

[brunokasimin]

Annan 30 pistettä, jos se on käännetty kokonaan / lähes

 

[brunokasimin]

Hei,
THX on valmis auttamaan minua.Opin vain VHDL-koodit ja en ymmärrä verilog.Minun täytyy kääntää muutama verilog moduuleja niin pian kuin mahdollista.Oppia Verilog on myös aikaa vievää, joten siksi tarvitsen jonkun, joka voi auttaa minua ..

Tässä on ensimmäinen koodi:

"määritellä TECH_ALTERA
moduuli wb_bram (
CLK,
RST,
CE,
me,
addr,
Dati,
Dato,
ack
)

parametri ASIZE = 12;

reg [31:0] muisti [ASIZE-3: 0];
input [ASIZE-1: 0] addr;
input CLK;
input rst;
input CE;
input me;
input [31:0] dati;
output [31:0] dato;
output reg ack;

langallinen ceint;

määrittää ceint = CE & & ~ ack;

aina @ (posedge CLK)
aloittaa
ack <= 0;
jos (ceint) alkaa
ack <= 1;
loppu
loppu"ifdef TECH_ALTERA

langallinen WR;
määrittää WR = CE & me;

alkuperäinen $ näyttö ( "Using Altera LPM.");

lpm_ram_dq lpm_ram_dq_component (
. osoite (addr),
. inclock (CLK),
. outclock (CLK),
. data (dati),
. me (WR),
. q (dato)
)

defparam lpm_ram_dq_component.lpm_width = 32,
lpm_ram_dq_component.lpm_widthad = ASIZE,
lpm_ram_dq_component.lpm_indata = "rekisteröity"
lpm_ram_dq_component.lpm_address_control = "rekisteröity"
lpm_ram_dq_component.lpm_outdata = "rekisteröity"
lpm_ram_dq_component.lpm_hint = "USE_EAB = ON";
"endif / / TECH_ALTERA

endmodule

 

[brunokasimin]

Hei,

Onko kukaan siellä asiantuntija sekä verilog ja VHDL?i-kirjain oikeastaan kaivata auttaa!
THX in adv

koskea,
Bruno

 

[Zerox100]

Mikä sinun ongelmasi?voidaan voin auttaa?