Etunolla ennakointi

[Galos]

Hei, Voiko kukaan auttaa minua verilog koodi etunolla ennakointi. Sen työskentely näyttää hieman hankala! Minkäänlaista apua selvää ... Kiitos

 

[j_andr]

Hei, Voiko kukaan auttaa minua verilog koodi etunolla ennakointi. Sen työskentely näyttää hieman hankala!

google? ole varma, jos alla on mitä tarvitset, mutta se on hankala ... ja melko nopea, yleensä - '1 'asemassa' i 'in tulovektori asettaa '1' asemassa 'i' tuotannon vektori ja nollaa kaikki ulostulobittiä alla 'i'; [syntaksia = verilog] moduulin leading_zero (tulo [BIT_W-1: 0] d_in, lähtö reg [BIT_W-1: 0] d_out, lähtö reg [NR_W-1: 0] nr_of_zero, lähtö reg [NR_W-1: 0] one_position); localparam BIT_W = 16, NR_W = log2 (BIT_W); reg [BIT_W-1: 0] CLR; genvar i, tuottaa for (i = 0; i