Fan-Out

[Johnson]

Mikä on sopiva fan-out-arvo Xilinx FPGA on synteesi ja PAR toimia?
Käytössä ASIC Olen nähnyt ihmisiä, jossa on noin 10 ~ 20, mutta oletusarvo Synplify FPGA-synteesin avulla on 10000!?Mikä on vikana?

 

[echo47]

En tiedä ASIC, mutta Xilinx FPGA ei oikeastaan ole FANOUT rajan.Kuitenkin suurempi FANOUT, sitä suurempi viiveen, joten luultavasti halua rajoittaa FANOUT auttaa reitittimen saavutat nopeuden vaatimus.

Xilinx maailmanlaajuinen kellon net on erityinen - voit ajaa joka flip-flop on siru, tämä verkon, ja aikaviive on edelleen hyvin pieni.

 

[Johnson]

Dear echo47,
Entä 10000?Onko se resonable?

 

[echo47]

FPGA, kellon FANOUT 10000 on yleinen ja toimii erittäin hienosti.Synteesi välineitä ei tulisi rajoittaa kellon FANOUT 10000.

Kuitenkin logiikka signaalin FANOUT 10000 loisi erittäin hitaasti uutta.En voi kuvitella mitään käytännön suunnittelun, että olisi näin suuri FANOUT, paitsi ehkä synkroninen nollaus evey floppi sirulle.Olen nähnyt FPGA-mallien signaalin FANOUT useita satoja.Oletan, että joku voi haluta muutama tuhat.Luulen 10000 on järkevä oletus.Jos tarvitset eri arvoa, voit muuttaa sitä.

Xilinx ISE paikka-ja-reitti välineitä automaattisesti joistain logiikkaa vähentää fanouts.Kuitenkin, että ominaisuus ei toimi kovin hyvin.

ASIC - En tiedä.