V
vandelay
Guest
Olen tilanteessa, jossa minulla on vahva Rinnakkaissuorittimen huolehtia suurien tietomäärien algoritmin ilmauksia (algoritmi linjat ovat repetative muodossa eri arvoja, mielestäni Block IIR-suodatin).Olen silmäni uuteen Spartan-6-laitteet, niiden DSP48A1 lohkoissa algoritmin teho ja integroitu muistilohkoja varastointiin syötön ja ulostulon arvot.
Nyt minun prosessori on käyttämätön ulkoinen linja-liitäntä (16 tai 32-bittinen data, Jopa 25 bittiä osoite IIRC, ero kellon, 1.8V ja 3.3V).Ajattelen I'll liitäntä FPGA jalostajan käyttämättömät väyläliitäntä, koska se antaa melko kunnollinen kaistanleveys.
Ajattelen virtaa kuin sivun kirjallisesti tulomuuttujat on FPGA-lohkon RAM, sitten kirjallinen osa käynnistää / viesti tulee erityinen komento-ohjaus Block RAM-alue FPGA aloittamista algoritmia (voisi olla niinkin yksinkertainen kuin kaksi merkittävää luettelot 128-bittinen kiintopisteen numerot halusin kerrotaan pareittain), tee sitten FPGA käynnistää ulkoisen keskeyttää jalostajalle kertoa algoritmi on valmis, ja lopuksi käsittelyssä tiedot takaisin tulosta Block RAM, jälleen ikään kuin FPGA on SDRAM.
Olen aika noob on FPGA joten minulla ei ole kokemusta tarpeeksi luotan järjestelmän suunnittelua ajatuksia tästä asiasta, kukaan voisi antaa minulle heads up on tällä menetelmällä?Onko tällainen SDRAM "slave"-liitäntä monimutkaisessa kokonaisuudessa?
Nyt minun prosessori on käyttämätön ulkoinen linja-liitäntä (16 tai 32-bittinen data, Jopa 25 bittiä osoite IIRC, ero kellon, 1.8V ja 3.3V).Ajattelen I'll liitäntä FPGA jalostajan käyttämättömät väyläliitäntä, koska se antaa melko kunnollinen kaistanleveys.
Ajattelen virtaa kuin sivun kirjallisesti tulomuuttujat on FPGA-lohkon RAM, sitten kirjallinen osa käynnistää / viesti tulee erityinen komento-ohjaus Block RAM-alue FPGA aloittamista algoritmia (voisi olla niinkin yksinkertainen kuin kaksi merkittävää luettelot 128-bittinen kiintopisteen numerot halusin kerrotaan pareittain), tee sitten FPGA käynnistää ulkoisen keskeyttää jalostajalle kertoa algoritmi on valmis, ja lopuksi käsittelyssä tiedot takaisin tulosta Block RAM, jälleen ikään kuin FPGA on SDRAM.
Olen aika noob on FPGA joten minulla ei ole kokemusta tarpeeksi luotan järjestelmän suunnittelua ajatuksia tästä asiasta, kukaan voisi antaa minulle heads up on tällä menetelmällä?Onko tällainen SDRAM "slave"-liitäntä monimutkaisessa kokonaisuudessa?