Gate-levle simulointi ongelma

[bradyue]

Kun en GAT-tason simulointi, en käytä kahta SDF, "Max", joka on outputed on SignalStrom ja "SI", joka on outputed kelttiläiset, luoda yksi SDF avulla Geo.Kun runing simulointi NC-SIM, osa polkua ei voida selityksineen ...

Kuten
ncelab: * W, SDFNET: epäonnistuneen merkitä olematon ajoitus Check (HOLD (posedge RB) (posedge CLK) (0,179362)) ja esimerkiksi top.count_dat_reg_0_ moduulin sc001 <.. / sdf / yepp.sdf, rivi 3462349>

ncelab: * W, SDFNET: epäonnistuneen merkitä olematon ajoitus Check (SETUP (posedge \ FFI [126]) (posedge WCLK) (0,184626)) ja esimerkiksi top.FIFO16X128 moduulin FIFO16X128 <.. / sdf / yepp . sdf, rivi 3536246>.

Mutta kun käytän alkuperäistä "Max" SDF, se on okei ..

Ja löysin jopa SDF on SignalStorm ja PrimeTime on eri ..Voisiko anyboby antaa neuvoja?

 

[rtl2gates_user]

Ole hyvä ja katso "www.rtl2gates.com" saada vastauksen samanlainen quation on lähetetty.

 

[ljxpjpjljx]

Tämä tarkoittaa SDF ei ole vastaavaa kanssa netlist!

 

[payal_asarawala]

Joudut Tasaa SDF.
unalign SDF dont antaa asianmukaista tulos

 

[hgby2209]

tarkista STD solun verilog mallista ......
Jos malli ei määritellä aikataulun tarkistaminen polku,
pls huomauttaa, että polku ajoituksen tarkastuksen sdf tiedostoa ...

 

[paulki]

Selitysten ongelma voi tulla, koska alla luetelluista syistä.
1.Ei Verilog-tasattu SDF
2.PT on paras keino kaatopaikalle SDF, koska suurin osa Simulator tukee PT polkumyynnillä SDF.
3.Tarkistaa, mikä versio SDF on polkumyynnillä ja Simulator tukea kyseisen SDF versio.

Kiitos,
Paavalin