Z
zeeshanzia84
Guest
Hei, Olen suorittanut VHDL koodaus minun projektini. Yksittäiset moduulit Hankkeen toimivat hienosti ja niiden Gate-tason simulointi myös tuottaa hienoja tuloksia. Ylimmän tason moduuli, joka instantiates kaikki alemman tason moduulit on myös toimii hienosti niin pitkälle kuin käyttäytymisen simulointi on huolissaan. Kuitenkin Gate-tason simulointi antaa naurettavaa tuloksia. Se toimi aluksi hyvin, mutta minun piti lisätä lisäehtoja yksi moduuleista. Mutta nyt aivan eri moduuli, joka ei ole sidoksissa, että muuttunut moduuli antaa käsittämätön O / PS toplevel portilla-tason simulointi (käyttäytymisen simulointi toimii yhä hyvin) kuitenkin jos irrotan että lisäehto, kaikki alkaa toimii hienosti jälleen. Koodi on valtava, joten en voi lähettää sitä täällä, eikä kukaan ole tällaista aikaa käydä läpi sitä .... ja Im melko varma, ei ole mitään vikaa koodi. Silti jos joku on mitään yleisiä vinkkejä, se arvostetuin. Käytän Xilinx ISE 6.2i ja Modelsim XE 5.7g