Gated Kello ............. Mitä tämä .... ja sen edut?

G

Guru59

Guest
Hi friends ...............

Mikä on Gated Kello ja mitä hyötyä on käyttää sitä .........Kiitos

 
Kun moduulia ei käytetä certine paljon aikaa ......
sitten sen IO-arvot eivät ole muuttuneet ........
tällä hetkellä CLK on vielä toiminnassa ... tämä on menetys valtaa .......
joten käytä portti diable (meidän täytyy poistaa ainoastaan reunat eivät koko CLK) CLK ......
ei togglings in CLK ...... ei muutoksia Moules valtion .... sitten virta on tallennettu ..........

u voi pyytää ...... sitä parempi poistaa Vdd kun moduulia ei käytetä .....
mutta gating .... meidän r pelastavaa voimaa loogisesti ........ jos ur menee Vdd ... u cant käyttää logiikkaa ....

miten CLK portti????

monia ratkaisuja ....... Yhtenä tavoitteena ...... poista reunan .....

käyttö tai porttia 1-controle signaalin ............
käyttö ja portti 0 kuten ohjaussignaali ......

nyt ajatella ja keksiä joitakin ajatuksia ja antaa minulle joitakin ratkaisuja gating CLK ....

 
ankit12345 kirjoitti:mutta gating .... meidän r pelastavaa voimaa loogisesti ........ jos ur menee Vdd ... u cant käyttää logiikkaa ....

 
Tarkista tämä asiakirja ...löydät sen tekemistä tärkeimmistä käsitys Kello gating.
Asiakas voi myös tarkistaa tästä linkistä:
Koodi:

http://www.edaboard.com/viewtopic.php?p=145398 # 145398
 
to Salma ali

loogisesti säästävät Power ----- tarkoitan ur yrittää pelastaa valtaa käyttää logiikkaa portit

Jos ur säästää virtaa leikkaaminen Vdd ..... niin se ei gating ....... se tulee muiden menetelmien

 
kiitos Ahmed
kiitos ankit

ja olla varma, että minä kysyä jos löydän vaikeuksia saada ajatus

Terveisin,
Salma:)

 
.......................

Kiitoksia näistä vastauksista Ankit, Ahmed, Salma
.......................

että oli todella brt apua teille kaikille .................kiitos ....................

 
Kello gating on nyt aika helppo tekniikka Power kääntäjälle ja Kello gaters lisätään automaattisesti.
Itse asiassa voit jopa säästää alueella noin multiplekserit voidaan integroida gating virtapiirejä.

Eristävän VDD ja tehdä itsenäinen saari on paljon monimutkaisempi ja jopa riittävän haltijoita ja muita ikäviä juttuja ....

 
Hei
Tämä voi olla hyödyllistä
http://www.edaboard.com/viewtopic.php?t=224827&highlight =

Terveisin
Tronix

 
Kello gating on vallan vähentäminen tekniikkaa thats käytetään nykypäivän ASIC-malleja.Täällä riippuen arkkitehtuurista, kellot ovat GATED osien suunnittelun, jos olemme tietoisia siitä, että nämä osat eivät aio olla toimiva.Tämä auttaa vallan vähentämistä, koska se vähentää Kytkentävirtalähteellä osa kokonaisteho.

 
patoluukku kello kellon panos järjestelmän portin kautta.Esimerkiksi kahden input "ja Gate", jos tulo on kellon ja toinen tulo on 1 niin kellon ilmestyy tuotos kuin se on. (ja toistaiseksi unohtaa portin viive) Mutta jos en tee muuta panosta "ja Gate ", joka oli alun perin 1-0, niin lähtö tulee 0, joten ei ole kelloa.
Se on periaatteessa käytettävä 1] virransäästö 2] Järjestelmän valmiustila

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top