Ihmisoikeusasiat käyttäen Xilinx primitives tuottaa viive elementit

V

vidyaredy

Guest
Hi friends,

Minun suunnittelu aion viivyttämättä yksi signaali (kello) tuottaa muita signaaleja.Olen käyttänyt Xilinx primitives puskuriin (buf tai bufg) tuottaa viive elementeistä.Kun syntetisoimiseksi tässä erikseen, että se antaa 7.266ns combinational polku viivytystä.kun instantiated tämän alkuun moduuli 15 kertaa sen tuottavan saman viivästymisen .........

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Surullinen" border="0" />

.Myös sythesis mietinnössä todetaan määräpaikasta kirjasto buf tai bufg on erilaista määritelmää, jonka malli on muutettu buf1 tai bufg1.kun simuloitava modelsim kaikki lähdöt ovat happenning on sama reuna vaikka suunnittelua ei synkronoitu kello.En ole onnistunut näkemään viivästyminen signaalien kaikki ..... plz minulle, jos u on ajatus.

 
Sinun täytyy muuttaa lähestymistapaanne, suunnittelukilpailun perustuu viivästyminen on hyvin huono expecially jos se on kello, joka haluat viivytystä.
Mitä tehdä, ei pidä paikkaansa ja syntethizer poista se (tämä on syy, miksi sinun annetaan sama viivästys ei ole väliä kuinka monta puskuri olet lisännyt).

Ainoa luotettava tapa tuottaa kello myöhässä toinen on Xilinx olisi käyttää DLL.

Vain kertoa sinulle, yritä ajatella synkroninen järjestelmä tekemään mitä haluat, jos todella haluamme edelleen kehittää FPGA muuten sinun kohtaavat hyvin arvaamattomia ongelmia.

 
Vaikka he ovat kaukana suositellaan synkroninen FPGA suunnittelu, logiikan solu viive ketjut voivat olla hyödyllisiä joskus.

logic cells, specific synthesis attributes or constraints are necessary.

Jos haluat estää synteesissä työkalun yksinkertaisesti poistaa tämän (sen mielestä) tarpeeton
logiikka solujen erityisiä synteesi määritteet tai rajoitukset ovat tarpeen.Sinun tulisi tarkistaa Xilinx Ise asiakirjoja, jotka synteesi määritteitä, jotka on varattu tähän tarkoitukseen.

@ ltera käsitellään täytäntöönpanoa rengas oskillaattorit alkaen logiikka solu ketjut varten salauskykyyn varten, katso luku 13 Lisäasetukset Yhteenvetokertomus Cookbook: http://www. @ ltera.com / kirjallisuutta / manual / stx_cookbook.pdf

 
En todellakaan ymmärrä tätä aihetta joka u pyysi minua lukemaan eli. Satunnaisesti ja Pseudorandom toimintoja @ ltera cook book.Minun täytyy tuottaa hyvin kapea pluse jokaisen kellon jaksolla, I cant käyttää laskuri.Onko toisella tavalla?

 
Olin viittaavat tekniikoiden käytön logiikka solu viivästyksiä.Mainittu esimerkki on noin rengas oskillaattorit, mutta pulssin viiveitä voidaan toteuttaa samalla tavalla.

Annoitko ymmärtää sitä, miksi suunnittelua ei toimi?Se
on itse asiassa keskeinen kohta minun postitse.

far apart from The only reliable way
.

Renkaan oskillaattoria esimerkki olisi vain täydentää myös dokumentointia että FPGA myyjä joskus ehdottaa likaisia temppuja
kaukana ainoa luotettava tapa.
 
vidyaredy wrote:

Minun täytyy tuottaa hyvin kapea pluse jokaisen kellon jaksolla
 
Ensinnäkin en halua tehdä tällainen viive koskaan on inreliable ja BUF objekti ei reititetään maailmanlaajuisen kello verkkoon etkä voi käyttää BUFG viivyttäisi kellon käyttö DCM viivyttää kelloin

Joka tapauksessa olen sitä mieltä, että ongelma on päätöslauselman olet käyttänyt tähän modelsim ja sen sukupolven mallin, se on selvä!

Mitä te teette on huono suunnittelu käytännössä, u on tiedettävä on Postin PAR simulointi ei ole sitä, mitä todellisuus on

 
you react on my post;

Oletan bibo
olet reagoida minun postitse;stated it very clearly: it's not a recommended design style

- FVM
totesi sen hyvin selvästi: se ei ole suositeltu suunnittelu tyyli
joten en näe syytä toistaa sitä;did not get the example given by FvM
so I showed

- Vidyaredy
ei saa esimerkiksi antaa FVM
joten osoitti
kuvaava koodi;
Quote:

En haluaisi tehdä tällainen viive koskaan on inreliable
 
Olen periaatteessa samaa mieltä j_andr tarkastella asiaa.

warnings to beware of dirty design practices
, thus I quoted an official @ltera document, that suggests it anyway.

Olen jo muutama hyvin tarkoitti
varoitukset Varokaamme likainen suunnittelun käytäntöjä,
näin olen noteerataan virallisella @ ltera asiakirja, joka viittaa sen silti.Joitakin uusia ajatuksia omani:

Logic solu viive linjat ovat hyvin luotettavia, mikäli ne tuottavat hyvin määritelty viivästyksiä.He ovat hakemuksen esimerkiksi käyttäjän logiikan rengas oskillaattorit pistokokeista generaattorit.Muuten, oma laitteisto PLL (kuten Xilinx DCM) on myös rakentaa alkaen rengas oskillaattorit, mutta erilliskohtelun, joissa on muuttuva tarjontaa.

A Saksa mikrosirujen suunnittelun talon omistaa jopa patentteja digitaalisen valvotaan oskillaattorit perustuu puhtaan digitaalisen logiikan solu viivästyksiä: http://www.colognechip.com/asic/ip-cores/digicc-pll-techn.pdf

Myös pulssin muotoiluun tai pulsoidut sukupolven on mahdollinen soveltamisala, kuten osoitettu esimerkkiänne.Logic solu viivästyksiä myös voidaan tuottaa vaiheessa siirtynyt tai kerrottuna kellot pienten logiikkapiirit, että ei ole PLL.

Uudempi @ ltera laitteiden kello valvonta möhkäleinä, joka mahdollistaa ajaa maailmanlaajuista kello verkkojen logiikan soluja.

Mielenkiintoinen kysymys on, jos FPGA työkalut voisivat tehdä mielekkäitä ajoitus analyysi viive ketjut vahvistetaan syn_keep määritteitä.

 
J_andr I dont sanoa, että temppuja ei toimi ja se on ok tehdä niin, ja olen tehnyt tätä todella joissakin ciruits et voi saada joitakin tietoja lukuun viivästynyt pulssi ", kuten DDR DQs", mutta et voi saada myöhässä kello tällä tavalla ja jos pulssin reitti on suuri tai se ajaa enemmän kuin yhden elment voit saada.
kun puhuin post PAR tulokset todella se on virhe on jonkin verran ylimääräisiä kysymyksiä, cant be osuus postgenomisessa PAR pluse kokemuksestani (jotkut osat saattavat käyttäytyä eri luokitukset) ja uskokaa minua post PAR ei ole yhtä tarkka kuin luulet, jos suunnittelua taajuus vaatimus on tiukka saatat saada asioita, jotka eivät ole post PAR myös postitse PAR irregualities (oma suunnittelu voi työskennellä tietyissä soluissa, mutta sen assumetric ne eivät toimi!) joka tapauksessa minun neuvoni sinulle on, jos sinulla on riittävästi aikaa suvaitsevaisuuden teidän taajuus, että myöhästyminen on rento niin se on ok suunnittelua luultavasti toimii oikein vielä jos yor rajoitukset ovat hyvin tiukat varmista oman suunnittelun jälkeen kaikki modelsim on vain digitaalinen simulointi työkalu on paljon asioita siellä, jotka ovat kateissa
väite työkalu voidaan tarvita joskus teidän suunnittelu, jos se on hyvin monimutkainen

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top