Implement etsiä taulukosta Verilog vuonna FPGA käyttäen Xilinx Devi

[IamElectric]

Toteuttaa etsiä taulukon kuten kerroin, vieressä käyttäen kaksiulotteinen array kuten

reg [10:0] mem_arry [15:0]

ja sitten alustaa niitä "Alkuperäinen" estää haluamaasi arvoon?

Onko mitään muuta tapaa tehdä tätä?

Tiedän, että VHDL, käyttö voi käyttää kaksiulotteinen jatkuvasti toteuttaa ROM etsiä taulukosta.

Lisäksi käyttämällä kaksiulotteinen array reg, ja alustaa on "alkuperäinen" estää, voi joku suositella eri tavalla?

 

[echo47]

Mikä Verilog kääntäjään käytät?Mikä Xilinx siru?Haluatko alustaa estää RAM tai jakelema RAM?

XST ei tue Verilog "alkuperäinen" julkilausuman, joten on käytettävä agonizing "/ / synteesi attribuutin INIT_xx ..."syntaksia.

Mikä vielä pahempaa, ModelSim unohdetaan nämä määritteet, joten minun täytyy toistaa koko asia käyttäen "defparam myrom.INIT_xx ..."syntaksia, ja sitten surround että "/ / synteesi translate_off" valvontaa, jotta XST ei räjähtää.Aargh!

 

[jarodz]

Oma tapa toteuttaa LUT-ROM on käyttämällä Matlab tulostaa ulos
koko moduuli yhteen tiedostoon, kuten seuraavassa:

moduuli lut
(
sisällä,
ulos,
);

input [7:0] in;
tuotos [7:0] pois;

reg [7:0] pois;

aina @ (in)
aloittaa
tapauksessa (in)
0: out =
1: out =

endcase
loppu

endmodule

Voit käyttää muita ohjelmointikieliä tekemään samaa työtä.