Implement Synthesizable Decimal Arithmatic vuonna Verilog

[appu1985]

Miten toteuttaa desimaali arithmatic vuonna Verilog joka on synthesizable ..

 

[kishore2k4]

Käytä vain aritmeettinen toimijoiden käytettävissä Verilog.Jos olet kiinnostunut alhaisesta details tarkistaa kirja nimeltään "Verilog HDL Yhteenvetokertomus - A Practical Primer".Se on erinomainen resurssi synthesizable Verilog.Kuten aina tehdä oma testaus yksinkertaisia rutiineja ja tarkastella niitä syntesoiduista RTL Kaavio on vakaa.

 

[appu1985]

Voiko u minulle kirjan.
Olen tehnyt sitä normaalia toimijoita, mutta se ei ole aineen syntetisointi

 

[sawaak]

Hei,
Tarkista seuraavat linkkiä kirja

http://www.edaboard.com/viewtopic.php?t=97372&highlight=verilog HDL synteesi käytännön primerkiitos
sawaak

 

[funster]

voit käyttää " - *" In Your Verilog-koodi,

ja käytön designware kun aineen syntetisointi suunnittelua.

DC auttaa sinua toteuttamaan ne.appu1985 wrote:

Miten toteuttaa desimaali arithmatic vuonna Verilog joka on synthesizable ..

 

[echo47]

Hi appu1985,
Toisessa viestissä sanoitte "desimaaliluku" (kokonaisluku), kun todella tarkoitti "oikeaa" (Floating-point).Mitä mieltä olette tarkoita täällä?