jos vs tapauksessa Verilog

D

dsairajkiran

Guest
Voiko joku selittää, miten ja jos kyseessä kannanotot päätellä logiikan jälkeen synteesi?

 
Jos käytettävien ensisijaisia kooderi
kun
tapauksessa julkilausuma käytetään Mux

 
nämä ovat ehdollisen lausumat ja kaikki syntetisaattorin päätellä sitä mux.

 
Kaikki riippuu siitä, miten koodia.Jopa, jos voit luoda rinnakkaisia mux täytäntöönpanoa.Samoin voit saada ensisijaisesti kooderi joka tapauksessa ja asianmukaista Synopsys synteesi direktiivejä.

Lue seuraavat paperit:
http://www.sunburst-design.com/papers/CummingsSNUG1999Boston_FullParallelCase.pdf
http://www.cs.utah.edu/classes/cs6710/synopsys/synco_2.pdfNaveen
www.vlsiforum.com

 

Welcome to EDABoard.com

Sponsor

Back
Top