jos vs tapauksessa Verilog

[dsairajkiran]

Voiko joku selittää, miten ja jos kyseessä kannanotot päätellä logiikan jälkeen synteesi?

 

[umairsiddiqui]

jos => prioriteetti kooderi
tapauksessa => multiplexer

 

[JVNPAVANKUMAR]

Itse käyttö voi käyttää, jos condion ilman satisfiying kaikkia mahdollisia yhdistelmiä edellytys
esimerkiksi
haluat toteuttaa, jos a = 1 asettaa output = 1 muuten output = 0
mahdollista Verilog koodit on käyttää, jos ilmoitus on naiivi käyttäjä

jos (a == 1)

aloittaa
op <= 1;
loppu

jos (a == 1)
aloittaa
op <= 1;
loppu
muuten
aloittaa
op <= 0;
loppu

kytkin (a)
aloittaa
1'b0:
beginop <= 1;
loppu
1'b1:
beginop <= 0;
loppu
endcase
edellä mainituilla kolme esimerkkiä ensimmäiseen tapauksessa luo salpa, koska et havent dfined on muuten kunnossa tämä todennäköisyys on enemmän, jos sinulla on useampi numero condtions voidaan mitata niin ihmiset sanovat parempi käyttää tapauksessa lakkaa, jos ilmoitus

 

[rsrinivas]

umairsiddiqui wrote:

jos => prioriteetti kooderi

tapauksessa => multiplexer

 

[phutanesv]

Asia ilmoitus johtaa mux myös koko pienenee mux

jos ei ole ensisijainen asia julkilausuma
jos etuoikeutta-jos muuta, jos ilmoitus

tämä on excatly oikein ole syytä hämmentyä

 

[tosonal.jain]

Jos - muu on siellä etusijalle laitteisto sukupolven kun taas tapauksessa julkilausuma käytetään ei etusijalle rakenteita.

U katso jos haluamme tehdä 8:1 mux käyttämällä 2:1 mux käyttäen jos-muu lausunto sitten synteesi saamme ensisijaisten rakenne etusijalle jokin erityinen Input kuten koodimme mutta jos kirjoittaa saman käyttäen tapauksessa meidän tulee ei-etusijalle rakenne, joka on se tarvitaan.

U voi helposti ymmärtää kirjoittamalla koodi VHDL ja sitten etsii yhteenvetoraporttiinsa.

Toivon nyt ur paljon selvillä samana.