Jotkut DC quesitions

[fan1200]

Olen uusi DC ja joitakin questions.Plz auttaa minua.
Haluan muuttaa Verilog HDL on netlist ja muuta sitten netlist ja asettelu.
Nyt voin käyttää suunnittelun visio muuttaa Verilog HDL on netlist.
Tässä on ensimmäinen question.When I DC virtapiiriin, on virhe: ei voi lukea seuraaville kohderyhmille kirjastot: your library.db
Voinko saada kirjaston siitä valimo tai Synopsys?
Toinen kysymys:
I suunnittelu vastailmoituksen, joka on 2 kellojen yhtä usein, mutta vaiheen difference.When I DC sitä, clock_ ja reset_ leijuvat (He eivät t liittää muihin netto). Onko jotain pielessä, Verilog HDL jota kirjoitti?Kiitos paljon.

 

[asicganesh]

Sinun täytyy asettaa linkki kirjaston ja kohderyhmät kirjaston polku.Käytä seuraavia komentoja on dc_shell:

dc_shell>
set link_library_path $ SYNOPSYS/libraries/syn/lsi_10k.db

dc_shell>
set target_library_path $ SYNOPSYS/libraries/syn/lsi_10k.db

Nämä ovat standardin kirjoja, jotka tulevat DC ..Voit lisätä nämä komennot sinun. Setup-tiedosto myös välttää kirjoittamalla joka kerta ..Lisätty 2 minuutin kuluttua:Voitko täsmentää toiseen kysymykseenne hieman enemmän kuvakaappaukset ja RTL ..

 

[fan1200]

Voit asicganesh

Kiitos vastauksesta.
joten tarkoita sitä, mitään prosessia, kun voin vaihtaa Verilog HDL on netlist.

että secound kysymys

I lisätä tiedoston
Anteeksi, mutta sinun on kirjautumistunnuksen nähdäksesi tämän liitäntävaatimuksia

 

[asicganesh]

fan1200 En sinulle ..Mielestäni teillä sekoittaa ..On ofcourse standardi virtaus / prosessi tuottaa netlist ..

Yleensä target_library pitäisi viitata kirjaston tarjoamien teidän piimetallin myyjä ..Pariskunta kirjastojen LSI: stä, TSMC tulevat sulautetut kanssa DC jotka löytyvät polku ..Aikana kartoitus DC valitsee Toiminnallisesti oikeat portit tästä kirjastoon ja Lasketaan ajoitus virtapiiriin käyttäen myyjän toimittamien ajoitus tietoja näitä portit

Sitä linkki kirjaston käytetään ratkaista osa-suunnittelu viittaukset ..toivon nyt se tyhjentää sinun epäilystäkään.

Joten jos sinulla on myyjän erityisiä kirjaston ..Sinun pitäisi asettaa nämä env muuttujien kohta niitäLisätty jälkeen 15 minuuttia:Voinko tarkastella RTL myös ..

 

[fan1200]

moduuli counter (out, out_, ck, ck_, res, res_);

panos ck, ck_, res, res_;
tuotos [7:0] pois;
tuotos [7:0] out_;lanka ck;
lanka ck_;
lanka res;
lanka res_;
lanka [7:0] out_;
reg [7:0] pois;antaa ck_ = ~ ck;
antaa out_ = ~ pois;
antaa res_ = ~ res;aina @ (posedge ck) alkaa
if (res == 1'b1 & res_ == 0)
ulos <= 8'h0;
muuten
ulos <= pois 8' h1;
loppuendmodule

 

[asicganesh]

Yritä poistaa ck_ ja res_ syöttää satamissa ..

toivon, että ratkaisevat asian ..

 

[fan1200]

Miten poistaa ck_ kuin tulo satamaan?
Olen poistaa res_ kuin tulo satamaan.
moduuli counter (out, out_, ck, ck_, res, res_);

panos ck, ck_, res, res_;
tuotos [7:0] pois;
tuotos [7:0] out_;
lanka ck;
lanka ck_;
lanka res;
lanka res_;
lanka [7:0] out_;
reg [7:0] pois;

aina @ (posedge ck) alkaa
if (res == 1'b1 & res_ == 0)
ulos <= 8'h0;
muuten
ulos <= pois 8' h1;
loppu

antaa out_ = ~ pois;

endmodule

mutta kuinka kirjoittaa erotusdiagnoosissa signaali kuin tulo satamaan?

Yritän kirjoittaa sen aina @ (posedge ck ja negedge) alkaa
mutta se on virhe.
kukaan voi auttaa minua?

 

[asicganesh]

fan1200 u tuottaa vaiheessa siirtynyt CLK ja nollaustoimintojen sisäisesti ..

u dont tarvitse sitä osaa oikein ..muuttaa ur koodi tältä ..
---------------
moduuli counter (out, out_, ck, res);

panos ck, res;
tuotos [7:0] pois;
tuotos [7:0] out_;
-------------

 

[fan1200]

TO asicganesh

I suunnitella järjestelmä, joka on käytettävä erotusdiagnoosissa signaali. Joten ennen laskuri on jotakin, joiden tuotanto-signaalit erotussignaaleihin syöttää signaalin vastatakaus.

 

[asicganesh]

fan1200

ok sitten dont ajaa näiden panos nastat (ck_ ja res_) teidän RTL ...

Haluaisin tietää, onko u yhä sama ongelma jälkeen synteesi ..

moduuli counter (out, out_, ck, ck_, res, res_);

panos ck, ck_, res, res_;

tuotos [7:0] pois;
tuotos [7:0] out_;

lanka ck;
lanka ck_;
lanka res;
lanka res_;
reg [7:0] out_;
reg [7:0] pois;

aina @ (posedge ck) alkaa
if (res == 1'b1 & res_ == 0)
ulos <= 8'h0;
muuten
ulos <= pois 8' h1;
loppu

antaa out_ = ~ pois;

endmodule

 

[fan1200]

tulos DC on ladata.
niin satamassa ck_ ei connet mihinkään.

mitä teen?
Anteeksi, mutta sinun on kirjautumistunnuksen nähdäksesi tämän liitäntävaatimuksia