B
Bartart
Guest
Hei!
Minun ongelmani on, olen kirjoitti funktion 3 syöteparametrit (integer, integer ja std_logic_vector) ja sijoitetun std_logic_vector.Tämä paketti on synthesible.että OK
mutta minun VHDL-koodin, kun voin käyttää toiminto ei toimi.
syntaksi on
SO <= hauskaa 3 6 "101";
virhe
IN tilassa muodollisesti xfrom hauskaa ilman oletusarvo on yhdistettävä todellinen arvo.mitään käsitystä siitä, miten ratkaista minun ongelmani?
Bart
Minun ongelmani on, olen kirjoitti funktion 3 syöteparametrit (integer, integer ja std_logic_vector) ja sijoitetun std_logic_vector.Tämä paketti on synthesible.että OK
mutta minun VHDL-koodin, kun voin käyttää toiminto ei toimi.
syntaksi on
SO <= hauskaa 3 6 "101";
virhe
IN tilassa muodollisesti xfrom hauskaa ilman oletusarvo on yhdistettävä todellinen arvo.mitään käsitystä siitä, miten ratkaista minun ongelmani?
Bart