käyttäminen FPGA kuva näytteen ajoitus

[amekle]

Hei kaikki kaverit:
Haluan käyttää FPGA valvoa kuva näytteestä (Kuva: 720 × 288). Onko hyvä ratkaisu käyttäen VHDL ohjelmoida suuri counter?on Pels signaalit (13.5Mhz) ja rivi signal.Thnk u!

 

[bibo1978]

voit kuvailisitte ongelma enemmän voidaan voimme löytää ratkaisu

 

[jamesyang1209]

En ymmärrä kysymystänne:
"Onko hyvä ratkaisu käyttäen VHDL ohjelmoida suuri counter?"

 

[hoangthanhtung]

Mielestäni voit etsiä http://www.dtic.ua.es/dtic.local/asignaturas/DCAC/IPXS.htm

on esimerkki siitä, kuvan käsittely VHDL ja FPGA.Paljon tietoa

 

[bibo1978]

teoriassa voit kirjoittaa VHDL counter varten anysize mutta sinun on täytettävä joitakin ajoitus vaatimukset kuitenkin 13,5 MHz voidaan täyttää nykyaikaisen FPGA, joilla on hyvin suuri laskurit "64-bittinen esimerkiksi voi suorittaa tässä nopeus".En ole varma, mutta olen tehnyt Liukuhihnakäsittelyä kerrannaisvaikutus "48X48 bittinen voi suorittaa yli 80 MHz Oletan (todella En muista nopeutta, mutta se oli, mutta kai se oli 85 MHz)" ja Virtex FPGA joten Arvaa 13,5 MHz voidaan tapasi vastakanne yhtä suuri kuin 64 bittiä, joka on enemmän kuin sopiva minkä tahansa sovelluksen.

 

[amekle]

Kiitos!Käytän video dekooderi siru SAA7111AHZ.Video formaatti: PAL standardien ,50 Hz alalla frequency.720 aktiivinen näytettä (Pels) per line.It voi antaa signaaleja: Pels signaalia (13.5Mhz). Haluan käyttää FPGA valvoa otostietoihin jonka pitäisi kirjoitettava SRAM.Joten FPGA pitäisi tuottaa SRAM osoite aikana SAA7111AHZ conversion.I on hyvä ratkaisu.