kanssa xilinxcoregen

[ahmadagha23]

hei
1-Jos haluan käyttää ytimen alkaen corgen minun VHDL lähdekoodin mihin toimiin ja vaihtoehto, jossa on tarpeen tehdä?jonka suunnittelussa entery minun täytyy käyttää (ISE, synplify ,...)?

2-Ovatko kaikki ydintä corgen synthsizable?3-tiedät IP core library soveltamista todellista (kiinteä tai floting kohta) aritmeettinen?4-Onko sine IP-ydin käyttää kuten corgen täytteenä?terveisin

 

[kishore2k4]

1.Vain luoda tarvittavat ydin on coregen ja lisää se ISE hankkeeseen.Sitten instantiate ydin teidän moduuleja.

2.Riippuu ydin.Jotkut heistä ovat arkkitehtonisia ominaisuuksia kuten DCMs, toiset voivat salata netlists jne. jne.

3.Tutustu FPU ydin on www.opencores.org.IIRC, se on kirjoitettu verilog mutta sen ei pitäisi olla ongelma, käyttää sitä.

4.Joka Sine-IP core sinä puhut?

 

[echo47]

Nykyinen versio ISE Core Generator sisältää configurable liukuluku ydin, sini-kosini look-up table ytimen, ja CORDIC matematiikan ydin.Jotkin ydintä tuetaan vain tiettyjä FPGA.

Saatat joutua asentamaan uusimman Xilinx ISE IP-päivitys saada kaikki ydintä.
http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp