kello divisioonan kanssa VHDL??

M

martur

Guest
hei Minulla on ongelma VHDL. Itse en wrot testipenkki tiedosto simuloida grafiikan. Tämän tiedoston I tarvitsee antaa erityistä arvoa signaalin aikana erityisesti periode. joten käytin seuraavan lausekkeen: CLK
 
Jos suunnittelu on omistettu viime FPGA perhe, voisitte käyttää PLL kello kerroin. Muuten, ei ole hyvä tapa. Logic solu viivästyksiä voidaan käyttää, mutta vaikuttaa voimakkaasti prosessi, jännite ja lämpötila ("PVT") muunnelmia. Tai tarjonta tekijä 4 korkeampi kellotaajuus.
 
Hyvä Marter, Sinun toteuttaa laskurin n bitin jos haluat jakaa kellolle 2 valtaan 'n'. Jos olet pyrkien taajuus vaatimus kertoa yksityiskohtia TULO, lähtötaajuus ja "päälle" aika terveisin Preet
 
Jos sinulla pyrkien taajuus vaatimus kertoa yksityiskohtia TULO, lähtötaajuus ja "päälle" aika
OP oli selvä vaatimukset, hän on kellon ajan 100ns (10MHz) ja hän haluaa käyttää viiveitä 25ns joka on aika 40MHz niin FVM sanoi hän voi joko käyttää sisäistä taajuudella kello kerroin jos käytettävissä tai ulkoinen kello 40 MHz. martur, oletamme että 100ns CLK on tällä hetkellä tärkein (korkein) kellotaajuus olleet käytettävissä, ei kelloa, joka on jo jaettu. Alex
 
Hyvä Marter, Sinun toteuttaa laskurin n bitin jos haluat jakaa kellolle 2 valtaan 'n'. Jos olet pyrkien taajuus vaatimus kertoa yksityiskohtia TULO, lähtötaajuus ja "päälle" aika Regards Preet
Tämä on vain hyvä, jos käytät lähtö Tämän vastakkaisen kuin kellon avulla in your base clock verkkotunnuksen. Se on yleensä huono käytäntö käyttää tuotosta laskurin kellon muihin rekistereihin. Se on paljon turvallisempi käyttää PLL
 
Hyvä TrickyDicky, plz kehittää oman pisteeseen esimerkki. Tämän ansiosta voin ymmärtää paremmin. Terveisin, Preet
 
I dont on esimerkki - sen vain huonoja uutisia käyttää vasta kun kellon muihin laitteisiin. Se voi toimia ajoittain, mutta voi olla epäluotettavaa ilman varoitusta ja vaikuttaa lämpötila. Joten sen sijaan käyttää sitä kelloa, käyttää kellon avulla:
Code:
 cnt_proc: prosessi (CLK) alkaa jos rising_edge (CLK) sitten CNT
 
Hyvä TrickyDicky, kuinka paljon voin jakaa käyttämällä PLL terveisin Preet
 
peräti PPL avulla. Katso oppaissa erityisesti FPGA. Yleensä voit saada mitä tahansa muutaman MHz 100s MHz.
 
tsekkaa kello Divider koodi: [url = http://www.vhdlcodes.com/2010/08/vhdl-code-for-clock-divider.html] All About VHDL koodit, PCB suunnittelu ja AVR: VHDL koodi Clock Divider [/url]
 
tsekkaa kellon Divider koodi: [url = http://www.vhdlcodes.com/2010/08/vhdl-code-for-clock-divider.html] All About VHDL koodit, PCB suunnittelu ja AVR: VHDL koodi Clock Divider [/url]
Tämä on hyvä teoriassa, mutta käytännön suunnittelu on hyödyllisempää tuottaa kellon avulla (signaali on korkea vain yhden kellojakson) tai käytä PLL. Ei ole suositeltavaa käyttää logiikkaa / register / flip-flop tuotoksiaan kellon. Kello mahdollistaa käytetään tällaisena VHDL:
Code:
 prosessi (CLK, rst_n) jos rst_n = '0 'sitten - asettaa kaikki rekisterit nollata arvon elsif rising_edge (CLK) sitten - se voi olla hyödyllistä olla kamaa täällä - esimerkiksi asettamalla syntyy kellon avulla nollaan jos clock_enable = '1 'sitten - tehdä työtä täällä end if; end if; Lopeta prosessi;
Kun clock_enable = '0' prosessia pitää se valtio. Kello avulla on yleensä tuottamat sama kellon piiri, joka käyttää sitä. Kun kellon avulla voit olla vankka järjestelmä on monia eri "kellot" (kellon avulla). Se on vankka, koska kaikki on kellotti saman vuorokauden.
 
Eli hyvältä teoriassa, mutta käytännön suunnittelu on hyödyllisempää tuottaa kellon avulla (signaali on korkea vain yhden kellojakson) tai käyttää PLL. Ei ole suositeltavaa käyttää logiikkaa / register / flip-flop tuotoksiaan kellon. Kello mahdollistaa käytetään tällaisena VHDL:
Code:
 prosessi (CLK, rst_n) jos rst_n = '0 'sitten - asettaa kaikki rekisterit nollata arvon elsif rising_edge (CLK) sitten - se voi olla hyödyllistä olla kamaa täällä - esimerkiksi asettamalla syntyy kellon avulla nollaan jos clock_enable = '1 'sitten - tehdä työtä täällä end if; end if; Lopeta prosessi;
Kun clock_enable = '0' prosessia pitää se valtio. Kello avulla on yleensä tuottamat sama kellon piiri, joka käyttää sitä. Kun kellon avulla voit olla vankka järjestelmä on monia eri "kellot" (kellon avulla). Se on vankka, koska kaikki on kellotti saman vuorokauden.
koodi sivustoni on Synthesizable . Ja se antaa 100%: n teholla. Sinun pitäisi kokeilla sitä ensin. Ja noin kello mahdollistaa, u voi suoraan lisätä signaalin minun koodi ..
 
koodi sivustoni on Synthesizable . Ja se antaa 100%: n teholla. Sinun pitäisi kokeilla sitä ensin. Ja noin kello mahdollistaa, u voi suoraan lisätä signaalin minun koodi ..
Vain koska se on synthesisable doesnt tarkoita sen hyvä opettaa ihmisille, että tuottaa kelloja logiikka on hyvä idea. Sinun pitäisi muuttaa se, että "OP" tulisi käyttää mahdollistavat muita logiikan eikä kelloa.
 
Sinun pitäisi muokata sitä sanoa että "OP" tulisi käyttää mahdollistavat muita logiikan eikä kellon
Mutta se ei ole suunniteltu yhden syklin korkea kellon avulla sen sijaan 50%: n kuormituksella ripple jaettu kellon. Yleensä voin kuvitella joitakin tapauksia, joissa sanoi kellon jakaja palvelee se tarkoitus, esim. tuottaa ulkoinen kello ulostulo oheislaitteita, mutta enemmän tapauksia, joissa kellon avulla olisi parempi. Olettaen, että sinulla ei ole PLL tuottaa kellon nolla viiveellä, voi olla tarpeen käyttää huonon jaettu kellon ratkaisu hidas kellon verkkotunnuksen. Mutta ajoitus sulkeminen verkkotunnuksen rajan signaaleja tulee lisäämään ylimääräistä suunnittelu vaivaa. Ketjun otsikko on hieman harhaanjohtava muuten, koska alkuperäinen viesti on todella pyytää kello kerto sijaan jako.
 

Welcome to EDABoard.com

Sponsor

Back
Top