Korkea Kynnysarvo Voltage (VT) on puolestaan on PMOS

J

joyce2002

Guest
Olen havainnut yhden huonon PMOS joka edellyttää 1.2V (Kynnysarvo Voltage) kytkeäksesi verrattuna hyvä PMOS joka tarvitsee vain 0.7V (Kynnysarvo Voltage) kytkeäksesi, yhdessä minun vika analyysi on FPGA laitteeseen.

Haluaisin tietää, mikä on perimmäinen syy, joka voi aiheuttaa PMOS kytkeäksesi korkeammalla Vt.Could se johtuu siitä, että pituus kanavan välillä Drain ja lähde?Kun pituus kanavan kasvaessa vastuksen myös kasvaa, mikä lisää jännitettä tarvitaan ajaa elektronit alkaen valuttava lähde?Lopulta Vt on korkeampi, jotta Euroopan transistori kytkeytyy päälle.

 
se liittyy dopingiin mukaan substraatin bec sovellettavalla on peilattu jotta kanavan muodossa ...

 
Hei,

Voisitteko kertoa lisää tästä?
Mitä tarkoittaa sovellettavalla on peilattu jotta kanavan muodossa?

 
yhtä suuret määrät maksu on esitettävä molemmin puolin portilla silicondioxide jotta käännetään kerros tullut kanava ...

 
joyce2002 wrote:

Olen havainnut yhden huonon PMOS joka edellyttää 1.2V (Kynnysarvo Voltage) kytkeäksesi verrattuna hyvä PMOS joka tarvitsee vain 0.7V (Kynnysarvo Voltage) kytkeäksesi, yhdessä minun vika analyysi on FPGA laitteeseen.Haluaisin tietää, mikä on perimmäinen syy, joka voi aiheuttaa PMOS kytkeäksesi korkeammalla Vt.Could se johtuu siitä, että pituus kanavan välillä Drain ja lähde?
Kun pituus kanavan kasvaessa vastuksen myös kasvaa, mikä lisää jännitettä tarvitaan ajaa elektronit alkaen valuttava lähde?
Lopulta Vt on korkeampi, jotta Euroopan transistori kytkeytyy päälle.
 
Voiko u selittää yksityiskohtaisemmin sinulle testaus asennuksen ja miten löysit pois Vt on 1.2?

Näyttää siltä, että olet pääasiassa tekee analoginen suunnittelu ja niin jotkut löydöistäsi voivat hämmentää teitä ja haluaisin tietää enemmän testisivullasi asetukset.

FPGA on smart asia, ei pitäisi olla **** vaikutuksia kuten sanoitte, ja jos ei tämän transistori paikantaa?Sisällä op-amp, vertailutehdas tai logiikka?

 

Welcome to EDABoard.com

Sponsor

Back
Top