Korkean Tilaa Sigma Delta (varten DAC) tai EF Sigma-Delta

[electronrancher]

Aihe on virheetön Palaute Sigma Delta, se on aika vaikuttava topologia mutta en saa yhden työpäivän! http://web.engr.oregonstate.edu/ ~ kpeter / int_conv.html Hänen teoriansa on, että jos sinulla on L-th jotta sigma delta loop, virhe Säädistys on stabiili, kun lisätoiminto ketju on L +1 bittiä leveä. Minusta tämä ei pidä paikkaansa. Käyttämällä tahansa järjestyksessä sigma delta (yritin 2, 3, ja 4. järjestyksessä) on melko helppo räjähtää silmukka. Itse asiassa monet tuloa virhe Säädistys ei ollenkaan vakaa - Ihmettelen, jos joku on onnistuneesti pannut täytäntöön joko neljäs järjestyksessä Digitaaliliitännät tai missä järjestyksessä tahansa virhe-kiertoa. Omat siirtää toiminnot ovat seuraavat (aion lyhentää Z-3 tarkoittaa z ^ -3) Toisen kertaluvun: H (z) = 2 * z-1 - z-2 Kolmannen tason: H (z) = 3 * z-1 - 3 * z-2 + Z-3 Neljäs: H (z) = 4 * z-1-6 * z-2 + 4 * Z-3 - Z-4 Kauniit strightforward - kukaan tehnyt näistä aiheista?

 

[borodenkov]

Ensinnäkin en ole työskennellyt Virhe-palaute SD DAC, suunnittelin vain SD ADC, joka on toinen juttu .. Kuitenkin luin tämän paperin - ideoita tuntuu olevan melko suoraviivaista. Käytät LTH jotta erottava varten EF silmukka. Kirjoittajat myös käyttää neljäs järjestyksessä erottava Esimerkki # 1. Joiden tulot sait epävakaa kokoonpano?? Toinen kysymys on - miten sait simuloida sitä (Shreier n paketti Matlab tai jtk muuta?). Kirjoita tietämään lisää simulaatioita - ehkä minä voi antaa teille muutamia ehdotuksia ..

 

[farrokhiyan]

Hei, Olen myös suunnitella 2. asteen EF rakennetta VHDL. Olen lukenut Mr. Peter teorian ja olen kanssanne samaa mieltä. En ole vielä varma. Rakenne lisäominaisuuksia Näytä ylivuotoja mutta minulla ei ole mitään käsitystä vakautta. Olen epävarma minun oikea design.