koskevat Tetramax työkalu vastaus

[pavankumarmnnit]

Lue netlist banyan.vhd

RAKENTAA> lukea netlist banyan.spf

RAKENTAMINEN>
RAKENTAMINEN>
Suorita build_model Banyan

RAKENTAMINEN>
Suorita DRC banyan.spf

RAKENTAA> Kongon demokraattisessa tasavallassa

RAKENTAA> Kongon demokraattisessa tasavallassa
En voi vaihtaa DRC tila ja i dont osata wheter työkalu ei toimi kunnolla tai ei ...................Olen lähettämällä tilannekuvan työkalu, kun se on käynnissä i avasi sen avulla polku tmaxgui jälkeen hankinnan. cshrc ja Synopsys ................

odottaa vastausta .,...................................

 

[santhosh007]

näyttää siltä, että et ole lukea lib ja pin rajoitteet
jne. ..Tässä on tyypillinen Tmax dofile ..Yritän näistä, ja haluaisin tietää

Lue netlist netlists / netlist.v-format Verilog
Lue netlist lib / lib.v

kertomus modules-undefined
aikavälillä build_model <TOPLEVEL MODUULI nimi>
/ / Pin constriants
lisätä pi rajoitus 1 scanmode
/ / Kellot ja nollata
lisätä kellot 0 scanclk0-Vaihto-ajoitus 100 50 80 40
/ / Skannaus ketjun tiedot
lisätä scan ketjun chain0 scanin_0 scanout_0
lisätä scan mahdollistaa 1 scanen
aikavälillä Kongon demokraattisessa tasavallassa
aikavälillä atpg-auto
kertomus scan ketjujen
kirjoittaa ...

 

[pavankumarmnnit]

Hei ystävä, olen nähnyt teidän vastauksenne.Olen yrittänyt komennot mitä u lähettää, mutta ei muutosta
vastauksena ............

Minun ongelmani on se, että minulla on RTL suunnittelu (käyttäytymisen) in "VHDL" on Banyan-kytkin.The
arkkitehtuurin tarpeisiin scan soluihin, joita stiched niin, että piirin tulee DFT piiri ..

Niin olen tehnyt ne käyttämällä dc (DFT kääntäjä) ja i ovat luoneet STIL PÖYTÄKIRJA tiedosto, jota edellytetään Tmax.Olen tehnyt tämän käyttämällä komennot annetaan DFT käsikirja.
Olen lähettämällä koko työstä enintään nyt.Minun täytyy saada testi vektorit varten Lisätään scan ketjun avulla Tmax atpg työkalu.

Mennessä, jonka osalta kirjaston mallissa meitä käyttäen class.db antamien Synopsys vuonna dc (opiskelija-painos) sitten Tmax mitä pitäisi käyttää ......

Millään tavalla läpi koko suunnittelu-ja kerro virheitä ..............

odottaa vastausta,
kiittää u. ........
Anteeksi, mutta sinun on kirjautumistunnuksen nähdäksesi tämän liitäntävaatimuksia

 

[santhosh007]

Ensimmäinen asia on ..varten Tmax kuviongenerointinauhaa STIL tiedoston ei tarvitse ..se käyttää luoda itse.

Mitä kirjastosta, sinun täytyy lukea Verilog std soluja, jotka vastaavat heidän class.db.löydät ne samalla tiellä nojalla Verilog dir.

teet varma, että sinun täytyy lukea syntesoiduista netlist (tuotos DC) ja Scan-ketjujen osaksi Tmax ei RTL.

kerro siitä minulle.