Kuinka liikenteen suunnittelukilpailun alkaen Synopsis on Cadence?

[Hughes]

Haluan kuljettaa syntesoiduista suunnittelusta Cadence Composer.Jos minä tallentaa Synopsis suunnittelun Verilog muodossa ja tuontivuotta Cadence, standardin solu symbolit tulee oletusarvoisesti suorakulmiosta symbolit, jotka ovat muiden kuin että valimo.Jos minä tallentaa Synopsis suunnittelun Edif,
saan virheilmoituksen, jossa sanotaan,
että "mittarin asteikot kirjastojen generic.sdb" ja "stdcell" eivät ole samanarvoisia. (EDFO-2) "

Olen newbie digitaalisessa suunnittelussa.Kaikki ystävät voivat auttaa minua?Thanks in advance.

 

[linuxluo]

hei,
Mielestäni Verilog netlist tuonnin kadenssi on OK.symboli virhe on becoz te dont asettaa oikea symboli lib sinuun piiriin ympäristö

 

[zyphor]

Olen samaa mieltä.Netlist &. Lib-tiedosto on imdependent sen työkaluja.

 

[Hughes]

linuxluo wrote:

hei,

Mielestäni Verilog netlist tuonnin kadenssi on OK.
symboli virhe on becoz te dont asettaa oikea symboli lib sinuun piiriin ympäristö

 

[sandusty]

Olen tavannut näitä ongelmia, kun vuotta sitten.Se oli lib ongelma.Olet migh haluavat tarkistaa lib ...tim, cel, kehys Synopsys, mutta LEF, tlf, def varten Cadence ...

 

[Hughes]

Tämä ongelma on ratkaistava nyt.Laita syntesoiduista Verilog netlist ja komponenttien määritelmä tiedosto säädettävä valimo siinä muodossa merkintä "Tiedostot voidaan tuoda", ja lisää symbolikirjasto nimi muodossa merkintä "Referenced kirjastot".

 

[CatKing]

tarkista "Cadence-Synopsys Interface (CSI) ja käyttöohjeet.

 

[asic8@lycos.com]

ks. liitteenä kadenssi on Synopsys Interface Reference Manual
Anteeksi, mutta sinun on kirjautumistunnuksen nähdäksesi tämän liitäntävaatimuksia

 

[spauls]

Tuo muotoilu ja SDC (Generad jonka DC) on Cadence,
se paitsi.

 

[pamulurureddy]

Olet migh haluavat tarkistaa lib ...tim, cel, kehys Synopsys, mutta LEF, tlf, def varten Cadence ...

Olen tuottavan standardi solun difft ext suhteessa asiakkaan

 

[sam3001]

Kiitos

 

[andy2000a]

kadenssi säveltäjä voi Verilog Vuonna .. mutta jos netlist liian monimutkaisia tai säveltäjä GRID liian suuri ..

verilogIN on bug sitä ..Joissakin net ovat "rikki" ja olla eri netname (jopa saman netto)

se on vika ..aikaista versio säveltäjä BUG

se tapa, Onko muita scehmatic työkalu voi Verilog-IN?