Kuinka nollata D varvassandaalit rekisteriin

[Nike]

Olen rekisteröityä tehty 5 D varvassandaalit ja 4 täynnä lisätoiminnot sen päälle. Mitä tämä rekisteri ei se täytyy aloittaa nollasta ja lähettää tallennetun arvon varvastossut jopa kyykäärmeen ja kun arvo on lisätty toiseen arvoon peräisin toisesta piiristä tulos syötetään takaisin rekisteriin samoin kuin on lähetetään näyttöön. (Se toimii kuin laskuri, joka laskee nollasta 31 lisävarusteena incerements on 4,2,1 ja ei laske, jos mitään on valittuna). Käytän Xilinx mikro-ohjain ja minun täytyy tehdä piiri käyttäen logiikkaporttien ja varvassandaalit vain (en voi käyttää valmiiksi suunniteltuja työkaluja tai koodia) Ensinnäkin se, että suunnittelu oikea tähän tarkoitukseen? Toinen kaikkien Miten palautan varvassandaalit alussa kun alkaa laskea (niin, että rekisteriin on arvo 0 0 0 0 0 alussa lasketa)?

 

[bpu]

Jos sinun on poistettava rekisteristä silloin, kun vapaaehtoinen lisäys ei ole valittu, käytä synkroninen selvä

 prosessi alkaa jos (rising_edge (CLK)) sitten jos (lisäys = 0) then Rekisteröidy

 

[Nike]

No en tarvitse poistaa rekisteristä, kun muuta vaihtoehtoa ei valittu. Minun täytyy selkeästi se heti virta on kytketty aluksella siten, että se alkaa laskea nollasta (eli ei tule mitään etukäteen tallennettu arvo missään varvassandaalit) Enkä voi käyttää mitään muuta kuin logiikkaporttien ja varvastossut tähän. [Size = 2] [color = # 999999] Lisätty jälkeen 5 tuntia 42 minuuttia: [/color] [/size] kukaan muu ei ole mitään käsitystä?

 

[nand_gates]

Mielestäni tämä on mitä etsit ........... Käytä reset alustaa laskuri nollaan käynnistyksen yhteydessä!

 moduuli count (CLK, rst_n SEL, DIN, dout); tulo CLK, rst_n; input [03:00] SEL; input [03:00] DIN, ulostulo [04:00] dout; reg [4: 0] dout_nx; aina @ (posedge CLK tai negedge rst_n) if (! rst_n) dout

 

[echo47]

Xilinx mikro-ohjain? Ehkä te tarkoitatte FPGA tai CPLD. Ei voi käyttää valmiiksi suunniteltuja työkaluja tai koodi? Mitä käytät suunnittelun merkintä? Kaavamainen kaapata käyttäen vain portit ja varvassandaalit? Jos käytät * vain * portit ja perinteiset sandaalit, niin sinulla ei ole keinoa alustaa floppeja kun käynnisty. Tarvitset lisäksi reset-tulo, tai sinun täytyy hyödyntää FPGA / CPLD-ominaisuus, joka alustaa floppeja käynnistyksen aikana. Kuulostaa sinun täytyy suunnitella oma juokseva logiikkaa käyttäen floppeja ja portit käyttämällä mitä tahansa paperi-ja-kynä menetelmät olet oppinut, ja kirjoita sitten että suunnittelussa otetaan Xilinx työkaluja käyttäen kaavamaisen pyydystäminen tai HDL, kumpi on Hankkeen edellyttämät.