S
shiningblue
Guest
Hei, minulla on kysymys viivästyminen täytäntöönpanosta sirujen suunnittelu. Se on helppo toteuttaa verilog simulointia, mutta miten se toteutetaan todellinen siru? käyttäen flip-flop? Entä "viive 0"?
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
A
ahmad_abdulghany
Guest
Viive voi olla yksinkertaisesti D-FF, mutta mitä tarkoitat viive 0?
K
kr_vinayak
Guest
Jos haluat toteuttaa erityinen arvo viive, voit käyttää ketjussa invertterit. Voit kokoa ne oikein saada haluttu arvo viiveellä. Käsite viive 0 (nimeltään delta viive) vuonna Verilog vain varten simulointi. Todellisessa maailmassa ei voi saavuttaa 0 viivytystä.
T
tarkyss
Guest
STD-solujen kirjastossa, on viive soluja
A
AlexWan
Guest
Nyt lanka on myös viive.
K
koppolu1981
Guest
En usko, että on makroja käytettävissä riippuen synteesi työkalu, joka johtaisi harware yksiköitä, kuten puskurit / vaihtosuuntaajat tiettyjä viiveitä. Voimme hyödyntää niitä .. Joku korjaa, jos olen väärässä ... Myös jos joku on niin consruct pls lähettää sen