Hyvä tapa ja ei ole niin helppo tapa on tarkistaa suunnittelu spec ja katso, jos he järkeä ... tarkistaa kellon määritelmät mukaan lukien syntyy kellot, latenssit, IO rajoitteet ja tarkista poikkeuksia vähintäänkin .. sitten tarkistaa jos on ristiriitaisia rajoituksia eli jos sama polku on rajoittanut kahdesti käyttäen diff rajoitteita ... On tarpeeksi työkaluja markkinoilla kuten atrenta Spyglass rajoitteet, kadenssi conformal rajoitteet suunnittelija, heittelehtiä design automation.if sinulla ei ole pääsyä jonkin niistä, niin ehdotan juokset muotoilu SDC ja on analysoida ajoitus raportteja ja Tarkista, onko rikkominen, jos niitä on voimassa .. Toivottavasti tämä auttaa ...
This site uses cookies to help personalise content, tailor your experience and to keep you logged in if you register.
By continuing to use this site, you are consenting to our use of cookies.
