kysyä ADHL tai verilogA koodi mallin patoluukku oskillaattori

[beabroad]

Haluan mallin GATED jännite oskillaattori.
toisin sanoen, että on kaksi tuloa, toinen on Vgate ja toinen Vfreq.
kun Vgate on yksi, VCO pysähtyy.
kun Vgate on nolla, VCO alkaa värähtelemään, ja sen ensimmäinen vaihe on nolla.
Olen uusi tulija on verilog AMS kieltä, ja käyttää Cadence IC Design Platform suorittaa simuloinnin.
Kiitos apua.

 

[eng_Semi]

analoginen alkaa
@ (cross (V (Vgate) - viidennen, 1))
x = 0;
@ (cross (V (Vgate) - viidennen, -1))
x = 1;

taaj = for Ko * Vc;
vaihe = IDT (2 * "M_PI * freq);
V (out) < sin (vaihe) * x;
loppu

Toivon, että tämä koodi voi auttaa u